一种捷变频锁相环设计研究*

2015-03-25厉家骏张福洪陆家明

通信技术 2015年10期

关键词：锁相环预置环路

厉家骏，张福洪，陆家明

(杭州电子科技大学通信工程学院，浙江杭州 310018)

一种捷变频锁相环设计研究*

厉家骏，张福洪，陆家明

(杭州电子科技大学通信工程学院，浙江杭州 310018)

VCO预置电压技术为实现锁相环快速锁定提供了较好的解决方案。分析了电压预置的原理的实现可行性和针对具体PLL的优化设计。提出了电压预置技术具体的系统实现流程和电压预置后可能会产生环路失锁等现象，通过一些具体辅助电路的加入来解决快速跳频和环路锁定的问题。运用ADS仿真设计软件搭建PLL框架，观察预置电压后的锁定时间。仿真结果表明，使用该技术后环路的锁定时间大幅度缩短。

锁相环；捷变频；电压预置；频率合成器

0 引言

经历80年的时间沉淀，频率合成技术的理论已经达到了一定的高度。在电子系统方面的应用实践也日益增加，频率合成技术也相继的走向成熟，也逐渐的走向辉煌。频率源作为电子系统的关键设备之一，同时也作为跳频系统中不可或缺的一部分，对整个系统起到了关键性作用。跳频通信系统被作为当代军事，雷达和卫星导航的热门话题，那么一个好的频率源对整个跳频系统来说是至关重要。在现代局部战争中，电子对抗与反对抗都对频率合成器的性能提出了新的较高的要求，而快跳频率源[1]为抗干扰，抗捕获提供了重要的保证。所以本设计的核心内容是对频率源的频率切换速度进行提高即致力于研究一个快速跳频的频率合成系统。

一般的锁相环(Phase Locked Loop，PLL)式频率合成系统的跳频时间都在几十微秒至二百微秒，如果能将跳频时间缩短到10 μs以内，那么会对频率合成系统的研制和跳频通信系统的发展都有着重要的意义。而由HITTITE公司出的HMC830、HMC833等PLL芯片内部均采用了电压预置的手段来提高跳频速度。本文研究的内容便是电压预置手段对于PLL锁定时间的影响。

1 锁相环基本工作原理

1.1 锁相技术

锁相技术是一种由鉴相器(Phase Detector，PD)、环路滤波器(Loop Filter，LF)、压控振荡器(Voltage Controlled Oscillator，VCO)3个基本的部件构成的闭合环路相位负反馈技术。基于锁相技术构建出的环路系统称为锁相环。图1为锁相环的基本结构框图。

图1 锁相环的基本结构

其中：外部输入参考信号νi(t)和VCO反馈回的νo(t)在PD中进行相位比较，PD的输出信号为νd(t)。LF将PD输出的νd(t)中的高频分量进行滤除，将低频分量的电压信号用于VCO的控制信号。VCO的输出信号频率随着控制信号的电压幅度发生变化，频率锁定完成，最终使得这两个信号差保持在一个稳定的值。

值得强调的是：鉴频鉴相器在起始频差较大的时候具有非线性特性，而在起始频差较小的时候表现为线性。而鉴相器的工作内容分为两部分：当输入阶跃响应过大或过小，超出锁定带范围，则锁相环既发生牵引作用也发生锁相作用；当输入阶跃响应正好落在锁定带范围内，则锁相环只发生锁定作用，而不产生牵引效应。

1.2 环路滤波器的工作原理

影响锁相式频率合成器跳频时间的决定性因素就是环路锁定时间。因此，环路滤波器的设计就会特别重要。我们使用的锁相环芯片基本都是基于电荷泵结构的。电荷泵结构在锁定带内等效为一个瞬态线性的反馈系统，可采用线性系统理论分析[2]。

二阶有源比例积分滤波器的锁定带为：

Δωlock=4πζωn

(1)

锁定带内锁定时间的计算公式为：

(2)

上述式(1)、式(2)中：ωn是环路自然谐振角谐振频率；ζ是阻尼系数；Δftol是最后锁定频差；f1是起始频率；f2是进入锁定带频率。

锁定带外牵引过程时间的近似计算公式为：

(1)当参考频率ω1发生阶跃Δω1时，牵引时间为：

(3)

(2)当VCO反馈频率发生阶跃，改变分频比，则牵引时间为：

(4)

2 VCO电压预置锁相环设计

图1给出了普通锁相环的工作模式，而通常我们为了提升锁相环的锁定速度，增加跳频速率，会使用一些辅助捕获方法。如：人工电调、自动扫描、辅助鉴频、变带宽、变增益等。

图2给出了本方案采用的VCO电压预置PLL设计原理图[3]，相比较普通的PLL，增加了数模转换电路、加法器电路、微处理控制单元(Microcontroller Unit，MCU)控制电路。同时在电路的同步设计和器件的选择上也增加了难度。此方案的目的就是为了减小起始频差，使PLL直接进入快捕带，从而缩短频率锁定时间。在实际电路中，考虑到温度对VCO等温度敏感器件的影响，第一次电压预置往往会有较大的误差，所以我们还需要增加一个频率数字变换电路(f/D变换)来抵消VCO的器件特性变化引入的误差。

图2 VCO电压预置辅助捕获PLL原理

2.1 DAC电压预置电路设计

VCO预置电压由数字模拟转换器(Digital to Analog Converter，DAC)模块产生。在DAC模块的设计上，主要需要考虑接口电路、DAC器件电压的建立时间、DAC预置精度。

(1)接口电路采用并口设计，目的是消除串口通信产生的时间延迟。以及跳频不同步；

(2)目前市场上在售的DAC器件，指标较好的电压型DAC电压建立时间都在3～4 μs。而电流型DAC电压建立时间能达到纳秒级，但是电流型DAC都需要外部时钟和差分放大等电路来控制，可靠性较低；

(3) DAC的预置精度会直接影响到系统是否能直接进入快捕带，达到快速的锁定。所以要尽量选择位数较高的DAC芯片。

2.2 加法电路设计

图3为加法电路结构设计，采用同相加法放大设计，高速且带宽较大的运放，从而减小加法电路的时延。U1为来自电荷泵结构的PLL电压，U2为来自DAC的调谐电压，U0为加到VCO上的输出电压。将该加法器电路放置在环路滤波器之前，可有效地消除DAC抑制电压的纹波噪声[4]。

图3 加法电路结构设计

2.3 环路滤波器设计

由第1节介绍的环路滤波器工作原理可知，PLL的锁定时间关键就在于环路滤波器的设计。本方案仿真采用二阶有源比例积分滤波器进行分析，由式(3)、式(4)可以看出，环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之越长。频率跳变的大小也决定了锁定时间。频率跳变越大，锁定时间越长，反之，锁定时间越短。如果系统对杂散抑制要求较高时，可在环路中增加一个谐振零点，以此增加对鉴相频率杂散的衰减量。

为了解决跳频速度与环路带宽之间相互制约的影响，我们可以采用文献[5-6]中提出的自适应调节环路带宽的方法。在跳频初期，采用比较大的带宽使加快频率捕获速度，当频点接近目标频率，环路进入快捕带，通过自适应调整，减小带宽完成环路捕获锁定。

3 PLL跳频系统方案仿真分析

本方案采用美国安捷伦公司的Advanced Design System (ADS)进行仿真测试。以ADI公司的PLL芯片AD4360-5为例，环路带宽取80 kHz，相位裕量取48度。

在如图4 ADS的PLL仿真系统框图中，PLL环路被简化成3个模块，设置各项参数：Freq_0是VCO的起始频率，即VCO调谐端的控制电压为0 V时的输出频率。由于我们使用的频率为900±10 MHz，因此我们把该值设成880 MHz。N_step是SRC的跳跃电压，配置为0；Fref是鉴相频率，我们改为200 kHz；Step_Time是包络仿真器Env1的仿真步长，我们改成1/(10*Fref)，即鉴相周期的十分之一；Stop_Time是包络仿真器Env1的仿真结束时间，我们改成100/Fref，即100个鉴相周期，如果该值设置太短有可能会观察不到锁定时间。由ADS仿真得到如图5所示的环路锁定时间，需要较长时间来锁定。

图4 基于ADS的锁相环锁定时间分析设计

为了模拟对VCO进行预置加压，使VCO的起振频率接近目标频点频率。在图5中频率从初始状态开始跳变，而图6中我们预先给了一个调谐电压，使之从890 MHz开始跳变，同样最终输出900 MHz的频率，图6采用了预置电压技术，其锁定时间m3为25.4 μs，相较于图5中未采用电压预置的锁定时间271.5 μs有了较大的提升幅度。达到了锁相环快速锁定，频率捷变的目的。

图5 锁相环锁定时间

图6 VCO电压预置后的锁定时间

由于该方案环路中使用的器件都运行在1 GHz左右的频率范围内，VCO反馈频率频带较宽，参与混频的谐波也较多，所以可能会产生环路失锁的现象。当理想情况：预置电压输出与参与混频的频率输出完全同步，那么电压预置加到VCO上分频后和参与混频的谐波一致，环路顺利锁定。然而实际工程中两者不可能会完全同步，那么参考如图7环内混频示意图所示会有如下两种情况：

图7 环内混频结构

4 结语

通过对VCO预置一个调谐电压，使PLL完成快速锁定。本文分析了此种快跳方案的原理以及对此进行仿真验证，可以有效的提升普通锁相环的锁定速度。在VCO预置电压后，可能会产生失锁现象，这一般是由于预置的电压和VCO混频后跳出了鉴相器的频率范围，导致永久失锁。出现此情况可以通过在加法放大电路后增加一个电压箝位，使混频后也能锁定。对在实际工程中研制采用锁相环的捷变频频率合成器时，本方案有着一定的参考价值。

[1] 梁小虎.自适应跳频系统中频率自适应技术研究[J].通信技术,2013,46(04):65-67.LIANGXiao-hu.StudyonFrequency-AdaptiveTechnologyintheAdaptiveFrequency-HoppingSystem[J],2013, 46(04):65-67.

[2] 刘全,杨于杰,李宏宇.微秒级宽带高速捷变频技术研究[J].现代电子技术,2013,36(11):63-66. LIU Quan,YANG Yu-jie,LI Hong-yu.Research of Fast Wide-Band Frequency-Agile Technology in Microsecond Level[J].Modern Electronics Technique,2013,36(11):63-66.

[3] 程明,郭奇,王小春.快速锁定频率合成器设计[J].通信对抗,2012,31(03):34-37. CHEN Ming,GUO Qi,WANG Xiao-chun.Desgin of Fast-Bloking Frequency Synthesizer[J]Communication Countermeasures, 2012, 31(03):34-37.

[4] 吕波,冯起,袁乃昌.宽带频率捷变锁相环设计[J].中国电子科学研究院学报,2008,3(02):199-203. LV Bo, FENG Qi, YUAN Nai-chang. Design of Wide-Band Frequency-Agile Phase-Locked Loop[J].Jounal of CAE IT.2008,3(02):199-203.

[5] Khadhouri S H, Al-Araji S R, Allow J E. Fast Switching Frequency Synthesizer Employing Adaptive Phase Locked Loop[J].IEEE Transactions on Consumer Electronics,1985, ce-31(4):680-686.

[6] Bishop A J, Roberts G W, Blosten M L. Adaptive Phase Locked Loop for Video Signal Sampling[C] //1992 IEEE International Symposium on Circuits and Systems, Montreal. Que, Canada 1992:1664-1667.

A Frequency-Agile Phase-Locked Loop

LI Jia-jun, ZHANG Fu-hong, LU Jia-ming

(School of Communication Engineering, Hangzhou Dianzi University, Hangzhou Zhejiang 310018, China)

VCO voltage-presetting technology provides a fairly good solution to achieving fast locking of PLL (Phase-Locked Loop). The implementation feasibility of voltage-presetting principle and the optimized design of practical PLL chips are analyzed. Meanwhile, specific system implementation process of voltage-presetting technology, and possible loop failure and other error phenomena are also presented, and these problems could be solved by adding some auxiliary circuits. PLL design framework is built up with ADS simulation software,thus to observe the locked time after presetting voltage. Simulation results show that the locking time is considerably reduced with the application of this technology.

PLL;frequency-agile;voltage presetting;frequency synthesizer

10.3969/j.issn.1002-0802.2015.10.019

2015-05-20；

2015-09-08 Received date:2015-05-20；Revised date：2015-09-08

TN911.8

1002-0802(2015)10-1192-04