DDS频率源技术研究

2014-12-07倪婷徐珏亮费霞

中国科技纵横 2014年3期

关键词：调频字节斜率

倪婷徐珏亮费霞

(上海航天电子科技研究所,上海 201109)

DDS频率源技术研究

倪婷徐珏亮费霞

(上海航天电子科技研究所,上海 201109)

介绍一种应用AD9854芯片产生一路中心频率为32MHz、正斜率、时宽为16us/8us实时可变、带宽为4MHz的线性调频信号。

线性调频直接数字合成

线性调频是一种常用的雷达信号。在现代雷达技术中，为了解决作用距离与距离分辨率之间的矛盾，广泛采用脉冲压缩技术，其中比较普遍地运用线性调频脉冲压缩技术。在雷达发射功率不变的情况下，增加时宽也就是增加发射信号能量，便于截获和跟踪目标。增加带宽能够得到高分辨率，便于识别和分辨目标。大时宽高占空比的低峰值功率发射信号还有利于降低雷达被敌方干扰机和反辐射导弹截获的概率。

线性调频信号产生的方法有无源法和有源法两种。无源法的缺点是不容易实现发射波形的实时变换和实时控制。早期有源法使用压控振荡器产生近似的线性调频信号，通过对控制电压进行开环补偿改善调频线性度，但是这样的压控振荡器容易受温度变化的影响，稳定度、线性度、可靠性等性能都相当差，早已淘汰。

直接数字合成(DDS)器件是一种采用数字方法产生信号的新器件，已经在频率合成器、锁相环、扩频通信等领域得到广泛应用。其中，用DDS方法也能产生线性调频(CHIRP)信号。

1 DDS的工作原理

直接数字合成(Direct Digital Synthesis，简称DDS)方法产生的线性调频信号的技术日益受到重视并广泛应用，DDS是目前技术最先进的实现复杂信号的方式。其原理框图如图1所示。

DDS的结构主要包括：相位累加器、正弦查询表ROM、D/A转换器和低通滤波器。图中ROM查询表存储的数据为数字化正弦幅度值，一个输出信号f0的数字化波形可以通过一个以更高频率fr变化的相位增量的累加产生是整个DDS方案设计的指导思想。其工作原理是：在参考时钟fr的作用下，相位累加器在每个周期内按照预先设置好的频率控制字K进行线性累加，以得到相应的相位数据(0～2π)；把此数据作为取样地址，以二进制码来寻址正弦查询表ROM表进行相位－幅度变换，输出不同的幅度编码；再经过D/A转换器得到相应的阶梯波，实现量化数字信号到模拟信号的转变；最后经低通滤波器对阶梯波进行平滑处理，即可得到由频率控制字决定的连续变化的输出正弦波。

DDS输出信号的频率与参考信号频率以及频率控制字之间的关系为：

其中，f0为DDS的输出频率，fr为参考时钟频率，N为相位累加器长度，K为频率控制字。

相位连续性是DDS具有的最大优势，当改变DDS输出频率时，是通过改变频率控制字K实现的，实质上是改变了相位增长率，输出信号的相位本身是连续的。图2是DDS频率变化过渡过程的示意图，直观的表明了相位连续的原理，利用这一点，很好的避免了相位信息的丢失和出现离散频率分量，同时能够很好的保证当雷达有多普勒频移时回波信号的每个目标的相位连续性。

图1 直接数字合成法原理框图

2 DDS芯片AD9854介绍

DDS的诸多优点使它得到了非常广泛的应用。

(1)在数字调制方面，它可以用来实现单频、FSK、RAMPED FSK、CHIRP、BPSK等调制。(2)在雷达频率源方面，它可以实现多点、窄步长、高相噪的点频输出的频率源以及线性调频输出频率源。(3)在扩频通信方面，它可实现CDMA工作方式以及多种规律的跳频模式。

AD9854采用先进的CMOS工艺，再加上先进的DDS技术和数字技术，使其具有如下优良的性能：(1)最高达300MHZ的工作频率，输出频率范围0～120MHz。(2)3.3工作电压，最大耗散功能达4.2W左右。(3)优良的SFDR性能。SFDR是无杂散动态范围，也就是常说的杂散抑制，其定义是：

3 波形发生器的功能和原理

3.1 波形发生器的功能

产生一路中心频率为32MHz、正斜率、时宽为16us/8us实时可变、带宽为4MHz的线性调频信号。

图2 DDS频率变化过渡过程

3.2 波形发生器的原理

外部输入80MHz的正弦信号，功分后一路倍频放大后，产生240MHz信号作为AD9854的参考时钟，另一路作为CPU的输入时钟。外部复位信号、8uS/16uS选择信号、调制脉冲送给CPU作控制信号。当CPU工作异常时，自复位电路对CPU进行复位。CPU通过高6位地址线和8位数据线对AD9854的寄存器进行置数。

(1)起始频率写入FTW1(04H～09H)，04H为高位字节，09H为低位字节；

(2)频率/时间斜率(在每个频率驻留的时间)写入RRC(1AH～1CH)，1AH为高位字节，1CH为低位字节；

在每个频率驻留的时间=(N+1)×(系统时钟周期)，N的取值为1～(220-1)，为了使在每个频率驻留的时间尽量短，必须减小N值和提高系统时钟频率。

取N=1，则地址1AH～1CH内对应数据00H、00H、01H。

(3)频率步进写入DFW(10H～15H)，10H为高位字节，15H为低位字节，最高位为1时，线性调频为负斜率，最高为为0时，线性调频为正斜率；

图3 CPLD芯片、微处理器单元与AD9854之间的信号关系

外部触发信号和8uS/16uS选择信号输入到CPLD和微处理器单元，通过对CPLD芯片的编程，输出IOUDCLK信号作为AD9854输出线性调频的开始和结束的写入数据脉冲。当输入8uS/16uS选择信号低电平时，AD9854输出线性调频的时宽是8us，为高电平时，输出线性调频的时宽为16us。如图3所示。同时CPLD输出ACC2信号和INT信号输入微处理器单元，让微处理器单元在不同的状态下对AD9854写入不同的数据。

3.3 外围电路设计

(1)由采样定理得知DDS的输出频率不能大于时钟频率的二分之一，为了改善输出信号频谱纯度、降低D/A转换特性不理想的影响、降低对D/A后接带通滤波器的要求，必须尽量提高采样频率，因此取DDS的时钟频率为240MHz。(2)微处理器单元需要写入AD9854数据的速度较快，因此不使用普通8031系列单片机(一个指令需要12或24个时钟周期，时钟频率只有12MHz～24MHz)，而使用CYGNAL系列单片机(一个指令需要1或2个时钟周期，时钟频率25MHz)，完全兼容MCS-51核心。而且电源电压和IO口电压3.3V，可以很好地与AD9854接口兼容。(3)数模混和的电路中，由于数字部分干扰源很多，所以模拟部分易受影响。因此要注意把模拟地和数字地分开。一般的方法是用一根线来连接数字地和模拟地，而且只在一处相连，这样就可以较好地切断数字部分的干扰源。(4)AD9854的功耗特别大，在这里只是运用了其CHRIP的功能，为降低功耗，在设计时把不用的功能关掉来得到目的。由于AD9854使用3.3V电源，因此不使用普通线型稳压模块供电，而使用DC-DC模块供电，效率比较高。同时CPLD和微处理器单元这里也选用3.3V低电压版本。