一种DC到40 GHz测试结构的设计

张迪+李宝霞+张童龙+虞国良+李晨+汪柳平+于中尧+万里兮

摘 要： 高速信号在传输的过程中将遇到信号完整性的问题的困扰，尤其当信号速率超过10 Gb/s时，当传输结构发生变化的时候，在导体之间传输的场将发生变化，传输过程的阻抗将发生变化。通过对传输结构变化的地方进行修正，可以对阻抗变化进行一定的补偿，减小结构变化处带来的信号反射，减小信号传输损耗，最终整个测试板在40 GHz时仿真损耗仅为1.1 dB，并通过两个测试结构对接进行了S参数和眼图的测试评估。

关键词： 阻抗匹配； 插损； 回损； TDR； 测试结构； 信号完整性

中图分类号： TN964?34 文献标识码： A 文章编号： 1004?373X（2014）16?0127?04

Design of test structure for 40 GHz DC

ZHANG Di1， 2， LI Bao?xia1， 2， ZHANG Tong?long3， YU guo?liang3， LI Chen3， WANG Liu?ping1， 2， YU Zhong?yao1， 2， WAN Li?xi1

（1. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China；

2. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China； 3. Nantong Fujitsu Microelectronics Co.， Ltd， Nantong 226006， China）

Abstract： High speed signal will meet the problems of signal integrity in the transmission process， especially for the signals with the speed more than 10 Gbps. When the transmission structure changes， the field between the conductors will change accordingly， and so will the transmission impedance. By amending the place where the transmission structure changes， the impendence can be compensated， the signal reflection from the place can be decreased， and then the signal loss will be minimized. The simulation transmission loss of the test board is only 1.1dB at 40 GHz. After two test boards connected together face?to?face， S parameters and eye?diagrams were measured for evaluation.

Keywords： impendence matching； insertion loss； return loss； TDR； test structure； signal integrity

0 引 言

信号完整性（Signal Integrity，SI）是电路系统中信号的质量及信号在传输后仍保持在允许的误差范围内的功能特征[1]，尤其随着集成电路和系统朝着大数据，云计算，高性能等方向的发展，对于信号的传输速度有了越来越高的要求，芯片的速度也越来越高，尤其是光通信和光互联的应用，更是让信号速度的传输进一步提高，使得信号完整性面临更严峻的考验[2]，同时，高速度的芯片和光通信芯片给传统的测试平台带来了考验，尤其是有需要进行光对准的光通信芯片，带探针的VNA和眼图测试更是无法满足要求，本文研究了一种通用的测试结构，测试频率可以高达40 GHz，通过将芯片wirebond到测试结构上，可以使测试操作简单，减小误差，保证信号损耗控制在一定范围内，保证信号的测量结果准确可靠。

1 传输线的阻抗理论和最小损耗理论

1.1 反射系数

信号沿着传输线传输的时候，其路径上的每一步都有相应的瞬态阻抗。无论什么原因使瞬态阻抗发生了变化，部分信号都将沿着与原传播方向相反的方向反射，而另一部分继续传播，但幅度有所改变[3]。

反射的信号量由瞬态阻抗的变化量决定，如图1所示，如果第一区域的瞬态阻抗是Z1，第二个区域是Z2，则反射信号和入射信号的幅度比[4]是：

[VreflectedVincident=Z2-Z1Z2+Z1=Γ] （1）

式中：[Vreflected]表示反射电压；[Vincident]表示入射电压；[Z1]表示信号最初所在区域的瞬态阻抗；[Z2]表示进入区域2的瞬态阻抗；[Γ]表示反射系数，两个区域阻抗差别越大，反射信号量就越大[5]。

图1 传输过程中的阻抗变化

1.2 传输线小反射理论[6]

如图2所示，当信号传输过程中遇到单节变换器的时候，局部反射和传输系数是：

[Γ1=Z2-Z1Z2+Z1] （2）

[Γ1=-Γ2] （3）

[Γ3=ZL-Z2ZL+Z2] （4）

[T21=1+Γ1=2Z2Z1+Z2] （5）

[T12=1+Γ2=2Z1Z1+Z2] （6）

图2 单节阻抗变化过程中的反射和传输系数

把总的反射看成是无限多项的局部反射和传输系数的和（见图3），如下式表示：

[Γ=Γ1+T12T21Γ3e-2jθ+T12T21Γ23Γ2e-4jθ+… =Γ1+T12T21Γ3e-2jθn=0∞Γn2Γn3e-2jθ] （7）

图3 单节阻抗变化过程中的局部反射和传输

利用几何级数[n=0∞xn=11-x]和式（2）～式（6），最后得出：

[Γ=Γ1+Γ3e-2jθ1+Γ1Γ3e-2jθ] （8）

若阻抗Z1，Z2之间以及Z2，ZL之间的不连续性很小，则有[Γ1Γ3]<<1，所以式（8）可以表示成：

[Γ=Γ1+Γ3e-2jθ] （9）

从式（8）可以看出总反射主要来自初始的Z1和Z2之间的不连续性的反射以及第一个Z2和ZL之间的不连续性的反射。e?2jθ是入射波在传输线上前后行进时产生的相位延迟引起的[7]。

2 板上走线和高频接头处的阻抗匹配设计

为使测试板在高频的时候损耗近可能的小，测试板的走线的长度应该尽可能的小，为了使测量固定更方便，测试板选择在一端接上K头。芯片的焊盘间距为100 μm，芯片通过wirebond连接到测试板，为了减小wirebond的长度从而减小这部分wirebond带来的损耗，测试板的板材为ROGERS4350B，经过计算，另一端设计成宽70 μm，间距为30 μm的阻抗为50 Ω的GSGSG结构，如图4所示。整个结构的损耗由两部分引起，一部分是高频K头与板子连接部分的损耗，另一部分是板子上走线的不规则性引起的阻抗失配。

图4 测试板模型

2.1 高频K头连接器的优化

将K头（如图5所示）连接到测试板上，因为结构的变化引起阻抗的变化，使波从连接器传到测试板的时候发生了反射，为了减小反射，需要对走线进行一定的阻抗匹配和补偿，使得阻抗突变减小[8]。

图5 高频连接器

连接器的连接模型如图6所示，连接器连接端测试板上的走线是共面波导形式，为了防止波向板子内部传输，引起谐振，在信号线两边的地上打上过孔，过孔之间的距离小于[14]波长[9]。

为了减小连接器和板子连接处的损耗，连接器的连接头处（图6中标注1所示）与板子的连接处仿真了宽度分别为1 000 μm，880 μm，600 μm和300 μm四种结构如图7所示，仿真结果如图8所示。

连接器的地的两段（见图5中的2和3标注的位置）有高的壁垒，引入了寄生电容，这种寄生电容使传输过程中的阻抗有所减小[10]，为了补偿这种减小，对测试板上的传输线的宽度进行了一定的修正（见图9），并进行仿真来看TDR的变化，如图10所示。

图6 连接器与板子连接模型

图7 连接头处的四种线宽

图8 四种结构的TDR仿真结果

图9 对测试板上的传输线宽度进行修正

从仿真结果可以看出，减小线的宽度减小了传输线的寄生电容，提高了特征阻抗，减小损耗。

图10 三种结构的TDR仿真结果

2.2 线的宽度的阻抗设计

测试板的走线从一端的宽70 μm到另一端的宽800 μm，走线的宽度变化肯定会引起阻抗的变化，由1.2中分析可知阻抗的变化会引起信号的反射，增大了传输的损耗；最小反射理论可知，在阻抗微小变化的时候，结构的反射系数主要跟起始的反射系数和最终的反射系数有关，为了减小这种损耗，测试板在走线设计的过程中采用渐变线的方式来控制阻抗，使得整条线的阻抗大约为50 Ω，设计了三种结构，如图11所示，其中S，M，L表示的渐变线的长度依次增加。

图11 三种线型结构

三种结构的渐变线的长度不同，从而引进的损耗不同，对三种结构分别进行了仿真，结果如图12所示。

图12 S，M，L三种结构的仿真结果

从仿真结果可以看出，渐变线长度适中的结构损耗最小，渐变线短的结构阻抗波动比较大，损耗比较大，渐变线长的结构渐变过程比较长，版图设计过程中引入的误差比较大，损耗比较大。

综合上述结果，选择渐变线适中的走线结构，并在高频连接器的接头和走线部分进行了一定的修正，来减小整个测试板结构的损耗。将上面三种修正完成的结构组成一个结构，并将整个结构进行仿真，得到的结果如图13所示。

图13 测试板结构仿真结果

从仿真结果可看出，当到达40 GHz的时候，回波损耗控制在-15 dB之下，插入损耗控制在-1.2 dB之内，高速测量的时候给测量带来的误差比较小，可以保证测量结果的准确性。

3 测试结果

测试板制作之后，为了检验测试板的损耗，更加方便的测量测试板的损耗，验证仿真结果是否可信，将两个测试板线宽比较小的一端相对，并通过wirebond线进行连接（见图14），两端分别是差分线的高频连接器，这种结构的总体损耗包括原来仿真结构的损耗的两倍，而且添加了wirebond线的损耗，相比仿真的单个测试板，这种结构的损耗要大很多。分别用矢网和误码仪测量整个测试板的S参数和眼图，得到插损和眼图，如图15，图16所示。

图14 测试板测试结构

图15 测试结构的插损和回损

图16 测试的眼图

由以上测试结果，可以看到总的结构的插入损耗基本上控制在了6 dB以内，回拨损耗控制在10 dB左右，考虑到整体结构不但是两个测试板的损耗，而且引入了wirebond线的损耗，所以这个结果可以和测试板的仿真结果相比拟，从眼图反映的情况可以看出，测试板不会给芯片信号的测量引入很大的误差，可以满足芯片测量的基本要求。

4 结 语

笔者设计了一款用于DC到40 GHz的测试板，通过补偿阻抗，修正高频连接器的板上连接处，通过渐变走线减小了走线的线型变化的过程中的阻抗失配，减小损耗，使得整个测试结构的仿真损耗在40 GHz时仅为1.1 dB，并通过两个测试结构对接进行了测试板的性能评估，保证了测试结构用于测试高速芯片和光通信芯片的时候的可靠性和准确性。

参考文献

[1] 李超，陈少昌，刘任洋.高速 PCB 板的信号完整性研究[J].电光与控制，2013，20（4）：92?96.

[2] 高晓宇，杨龙剑.高速串行通道的信号完整性问题分析[J].通信技术，2013（6）：44?47.

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[9] ZHANG Yao?jiang. Systematic microwave network analysis for multilayer printed circuit boards with vias and decoupling capacitors [J]. IEEE Transactions on Electromagnetic Compatibility， 2010， 52（2）： 401?409.

[10] 肖然.高速连接器的仿真分析及优化[D].北京：北京邮电大学，2013.

3 测试结果

测试板制作之后，为了检验测试板的损耗，更加方便的测量测试板的损耗，验证仿真结果是否可信，将两个测试板线宽比较小的一端相对，并通过wirebond线进行连接（见图14），两端分别是差分线的高频连接器，这种结构的总体损耗包括原来仿真结构的损耗的两倍，而且添加了wirebond线的损耗，相比仿真的单个测试板，这种结构的损耗要大很多。分别用矢网和误码仪测量整个测试板的S参数和眼图，得到插损和眼图，如图15，图16所示。

图14 测试板测试结构

图15 测试结构的插损和回损

图16 测试的眼图

由以上测试结果，可以看到总的结构的插入损耗基本上控制在了6 dB以内，回拨损耗控制在10 dB左右，考虑到整体结构不但是两个测试板的损耗，而且引入了wirebond线的损耗，所以这个结果可以和测试板的仿真结果相比拟，从眼图反映的情况可以看出，测试板不会给芯片信号的测量引入很大的误差，可以满足芯片测量的基本要求。

4 结 语

笔者设计了一款用于DC到40 GHz的测试板，通过补偿阻抗，修正高频连接器的板上连接处，通过渐变走线减小了走线的线型变化的过程中的阻抗失配，减小损耗，使得整个测试结构的仿真损耗在40 GHz时仅为1.1 dB，并通过两个测试结构对接进行了测试板的性能评估，保证了测试结构用于测试高速芯片和光通信芯片的时候的可靠性和准确性。

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3 测试结果

测试板制作之后，为了检验测试板的损耗，更加方便的测量测试板的损耗，验证仿真结果是否可信，将两个测试板线宽比较小的一端相对，并通过wirebond线进行连接（见图14），两端分别是差分线的高频连接器，这种结构的总体损耗包括原来仿真结构的损耗的两倍，而且添加了wirebond线的损耗，相比仿真的单个测试板，这种结构的损耗要大很多。分别用矢网和误码仪测量整个测试板的S参数和眼图，得到插损和眼图，如图15，图16所示。

图14 测试板测试结构

图15 测试结构的插损和回损

图16 测试的眼图

由以上测试结果，可以看到总的结构的插入损耗基本上控制在了6 dB以内，回拨损耗控制在10 dB左右，考虑到整体结构不但是两个测试板的损耗，而且引入了wirebond线的损耗，所以这个结果可以和测试板的仿真结果相比拟，从眼图反映的情况可以看出，测试板不会给芯片信号的测量引入很大的误差，可以满足芯片测量的基本要求。

4 结 语

笔者设计了一款用于DC到40 GHz的测试板，通过补偿阻抗，修正高频连接器的板上连接处，通过渐变走线减小了走线的线型变化的过程中的阻抗失配，减小损耗，使得整个测试结构的仿真损耗在40 GHz时仅为1.1 dB，并通过两个测试结构对接进行了测试板的性能评估，保证了测试结构用于测试高速芯片和光通信芯片的时候的可靠性和准确性。

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