深入探究内层差分阻抗实测值比设计值偏高之秘

何 洪

（深圳市赛硕尔科技有限公司，广东 深圳 518000）

1 前言

随着电子、通信产品的飞速发展，信号高频化，高速化趋势越来越显著。在PCB制造业中，阻抗控制也日益普及并成为常规控制项目，阻抗控制越来越复杂，如同一层上要求的单线和差分类型增多，同时阻抗控制公差也越来越严格，由±10%向±7%、±5%、±3%方向发展。相信PCB制造业界对阻抗要求和控制有很深的了解和体会。但笔者在实际生产过程会时常遇到一个棘手问题是内层差分阻抗线（Differential Stripline）实测阻抗比预测值偏高。与业内同行交流中发现，似乎在整个PCB业界都遇到过同样的问题，这个问题困扰笔者多年。本文根据近年来实际的生产经验和对阻抗模型计算方面的深入研究，试图解开这个谜团，希望能对业者有所帮助。

2 实验设计

为了获得较多的、准确的阻抗数据，我们设计了一个厚约1.42 mm（56 mil）10层实验板；基材使用ISOLA IS415。

（1）实验板叠构如图1。

（2）实验板上共设计16根阻抗coupon（付连板）。每根阻抗条有6组阻抗线single-end，differential各3组。

实验板上阻抗条设计Layout图和成品实物板图如图2。

3 实验数据收集

因实验数据量非常大，本文将以L5层参考L4，L7层阻抗100 W；设计成品线宽0.10 mm（4 mil），间距0.19 mm（7.8 mil）的内层差分阻抗线为例进行分析。

（1）实测阻抗值数据：

阻抗测量之前安装测量设备操作规范对泰克TDR、Probe进行了检查，100 W空气线校准。

（2）阻抗线切片数据：

为尽量保证切片数据的准确性，每组阻抗线我们分别在A，B，C三个位置进行切片。切片位置及阻抗计算参数切片量测示意图如图3。详细数据如表1。

4 实验数据分析

4.1 实测阻抗值Cp、Cpk分析

做实测阻抗Cp、Cpk分析的目的是了解实测阻抗值的分布情况。重点是分析阻抗设计参数的问题，希望加工后的阻抗条符合设计要求。如果实测阻抗值数据分布很分散，那么由加工流程变异造成的误差过大，数据也不能用于分析设计问题。

注：切片样品编号6-16数据无异常，阻抗实测值在110.82Ω~106.25Ω之间，列表省略了。

由于实测阻抗值偏离目标值太多，如果以目标值100 W进行Cpk分析，Cp会很大，Cpk会非常小，实际参考意义不大。我们先抛开设计目标值，只看测试得到的数据，观察其分布情况。

以110 W±11 W 公差为上下限进行Cpk分析，实测阻抗值的数据集中性非常好，Cp＞2， Cpk＞1.66已达到6sigma水平。结合切片数据来看，线宽、铜厚数据波动不大，数据适合进一步分析。

4.2 阻抗模拟计算

（1）阻抗模拟计算我们使用业界普遍使用英国Polar公司SI9000阻抗计算软件。

（2）从16个切片数据中选取实测阻抗值最接近阻抗值平均值的编号15的切片数据带入SI9000进行模拟计算：

阻抗计算参数如下。

相对介电常数Er参数值选取参照ISOLA IS415 Datasheet中频率2GHz的数据。实验板叠构中使用0.101 mm（4 mil）core和2116PP，因0.101 mm（4 mil）core也是2116PP压合而成，故我们都使用2116PP的Dk参数（注：本文中Dk，Er均表示相对介电常数。

Er1=3.7，对应介电层为叠构中L4-L5：0.101 mm（4 mil ）core；Er2=3.7，对应介电层为叠构中L5-L7：3张2116PP+0.101 mm（4 mil）core。

使用SI9000中标准的Differential stripline模型计算阻抗结果如图5。

按实际切片数据计算出的阻抗与设计值一致，可见受控的加工流程产生的误差对阻抗结果影响非常小。

那为是什么导致实测阻抗值比设计值高出这么多呢？

有两种可能（阻抗测量前已对测量设备进行校验，可以排除测量误差）：

Dk数据可能不准确，因为成品实验板的Dk参数是唯一我们无法实际测量。

设计值有问题，SI9000阻抗计算模型可能不准确。

首先SI9000反推计算看看什么Dk值可以达到109欧阻抗值。当Er1，Er2＝3.1时阻抗值达到109 W。Dk=3.1与ISOLA datasheet中 2116的Dk＝3.7相差甚远，参考目前普通FR4中最Low Dk，Low Df基材松下Megtron62116PP Dk＝3.6（1）。可以判断问题不在Dk数据上面。那么设计值不准成为最大的嫌疑。

表2

阻抗仿真计算方法有多种，我们使用认为最简单直观的静电场分布方法来解释：

阻抗模型：在同一层面相邻导线间，左边导线trace电势+1 V，右边导线trace电势-1 V，上下Ground层电势为0 V；导线trace的高电势（+1 V，-1 V）向区域内低电势0V区域进行扩散传播。

阻抗值计算：模型区域划分为若干个网格，根据每个网格的Er值计算出网格的电势，得到电势后就可进一步求出阻抗值。（阻抗求解过程复杂且不是本文重点，略过）

从静电场分布图可以看到导线周围的电势非常强，远离区域的电势非常低，接近0 V了。接下来我们再来看看Er分布情况。 我们知道FR-4基材是树脂（Er_Resin范围2.6～3.2）和玻璃纤维（Er_Glass范围4.8～5.6）组成（通过笔者计算，IS415玻纤Dk大约是5.0；树脂的Dk大约是2.668。），介电层中Er分布是不均匀的。从切片图我们也可以看到铜箔导线层在压合之后树脂会填充两导线之间，导线两侧也由树脂填充。也就是说静电场强区域绝大部分是低Er值的树脂，减弱区域有大部分是低Er值的树脂。

现在我们可以总结造成实测阻抗值比设计值偏大的原因：

（1）内层差动阻抗模型电场是不均匀分布，导线周围区域电场较强，对阻抗值影响最大。

（2）PCB介电层Er也是不均匀分布，在导线周围的强电场区域绝大部分是低Er值的树脂填充。

（3）根据Er跟阻抗值成反比关系⑵，强电场区域的低Er值树脂造成实测阻抗值偏高。

上面分析的结果并非笔者首次发现的，笔者后来在Polar公司网站找到了同样结论的阐述（3）。Polar公司也从SI8000开始引入改进后的内层差分阻抗模型。

改进模型计算结果100.95 W比原模型结果99.77 W大了1.18 W，增大比例不足1.5%，与实测值均值109 W仍然差很多。对于改进模型的结果，为什么还是差这么多呢，是静电场理论有问题？还是我们树脂的Dk值计算有问题？还是SI9000的改进模型问题？

按照静电场分布理论来看，树脂Er值较小的变化都引起阻抗较大的变化。我们分别按树脂极限Dk值Er_Resin=2，Er_Resin=3.2，与IS415树脂Dk＝2.668进行对比：

树脂的Dk值变化如此之大，SI9000改进模型中引入的树脂Dk参数对最终结果的影响却如此之小，超出笔者的想象。笔者看不出改进模型有何实际意义。SI9000引入的改进模型不但没有解决问题，更表明SI9000的内层差动阻抗模型对FR-4玻纤树脂混合介电层处理得很不理想。实验进行到此，谜底基本揭晓。但现实问题依然困扰着笔者，也激励着笔者继续探索寻找更准确的仿真计算方法。

5 结语

（1）有些业界朋友把Dk反推运用到生产，笔者个人是不太赞成这种做法。首先反推Dk缺乏合理的理论基础支持，同时不利于工程师按规则设计。另外反推的Dk有效性很差，这次反推修改OK，下次失败又要反推；差分阻抗反推Dk用在单端阻抗也会出问题。总之，叠构决定Dk分布，叠构不同每次反推的Dk都会不同。

（2）使用Polar SI系列软件时，如果遇到Low Dk基材、铜厚＞17.1 mm 1/2 oz时，要小心内层差分阻抗的设计。因为Low Dk基材树脂的Dk比较低，厚铜时导线间填充的树脂会比较多；根据电场分布图可知这两种情况都会造成阻抗偏高很多。如本文中IS415基材，34.3 mm（1 oz）铜厚，阻抗偏差达8%接近10%公差限。

因笔者水平有限，错误之处在所难免，欢迎各位批评指正。

[1]Panasonic High Speed, Low Loss Multi-layer Materials Megtron6 Data Sheet, https://www3.panasonic.biz/em/pcbm/en/product/r5775/1_Application_Features/index.html.

[2]Calculation of PCB Track Impedance, Andrew J Burkhardt, Christopher S Gregg and J Alan Staniforth.

[3]在使用编织玻璃纤维加强的叠层板时, 为何测量阻抗与场求解程序得到的计算值不同, http://www.polarinstruments.com/cn/support/cits/AP139.html.