一种全数字半速率鉴相器的设计

摘 要： 鉴相器是高速时钟数据恢复环路的关键电路，其性能的优劣直接影响了整个系统的工作。通过系统分析，提出了一种全数字半速率鉴相器设计方案，按照全定制设计流程采用SMIC 0.18 μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路在2.5 Gb/s收发器电路中可以稳定可靠地工作。

关键词： CMOS电路； 鉴相器； 半速率结构； 混合信号

中图分类号： TN47?34 文献标识码： A 文章编号： 1004?373X（2014）09?0145?03

0 引 言

随着集成电路性能的不断提高和网络技术的日益发展，数据处理量和交换量越来越大，人们要求数据传输的速率越来越快，对通信带宽的要求也越来越高[1]。时钟数据恢复电路（Clock Data Recovery，CDR）在高速串行数据通信系统中具有不可或缺的作用，研究设计CDR电路对于通信系统的稳定可靠工作具有重要作用[2?3]；鉴相技术在调制和解调、频率合成、时钟数据恢复电路等很多领域应用极其广泛，传统的鉴相技术存在相位模糊、抗噪声不理想以及锁定时间长等问题[4?6]。

本文根据2.5 Gb/s高速时钟数据恢复电路的工作实际，通过对鉴相器的系统分析，设计了一种全数字、半速率，可以消除不定态的鉴相器设计方案，并采用全定制的数字设计，采用SMIC 0.18 μm CMOS工艺实现并基于spectre进行仿真，结果显示电路可以正常工作，符合预期要求。

1 电路结构分析

在高速时钟数据恢复电路中，鉴相器比较数据与时钟的相位误差，产生超前脉冲或滞后脉冲的二值输出，其经典结构很多[7?8]。时钟数据恢复电路是一个相位反馈控制系统，由于误差控制信号是离散的数字信号而不是模拟电压，因而受控的输出相位的调整是离散的而不是连续的。全数字环通常按照环路中鉴相器的实现方式来分类，可分为四类：触发器型、奈奎斯特型、过零检测型和超前滞后型。因此采用超前滞后取样型鉴相器，为消除由于噪声影响带来的信号波动产生的误差，鉴相器利用带流水线输出的Mealy型状态机产生超前滞后脉冲，可以消除误差信号的不定态，提高电路性能。

相位反馈控制环路在锁定状态下仍有一定的稳态误差，只要该误差量小于摆动的最大可能值即可，假定相位调整的步长为[Δ。]为了保证恢复后数据的稳定，要求时钟信号采样在输入数据信号的数据眼图中心附近。通过分析全数字环中输入数据与同步时钟的相位关系来分析鉴相器的设计。

假定输入数据的位速率是常数[1T]（[T]是数据周期），以其周期相位[（2πT）kT=2πk]（[k]取正整数）作为参考来表示输入数据与同步时钟的相位。全数字时钟数据恢复电路的相位模型如图1所示。

图1 全数字时钟数据恢复电路的相位模型

为分析方便，以均匀变换的数字脉冲序列作为输入信号。假设输入数据为0101……这样的交替序列，则其第[k]个数据的相位为：

[βik=2πk+θik] （1）

式中[θik]是以数据信号的周期相位为参考的瞬时相位。

对于同步时钟信号，其第[k]个时钟脉冲的上升沿相位为：

[βok=2πk+θok] （2）

式中：[θok]也是以数据信号的周期相位为参考的瞬时相位。

由此可得环路的相位差为：

[θek=θik-θok] （3）

在若干个周期内，环路对同步时钟信号的相位调整依[θek]的正、负而增加或减少[Δ]弧度。从鉴相器到相位选择控制信号作用下相位的调整过程，可以看作是对相位差的一种简单量化过程，量化关系为：

当[θik-θok>0]时，[Q[θek]=+1]

当[θik-θok<0]时，[Q[θek]=-1]

用[D·]代表滤波器对量化结果的运算，当出现[N]（[N]为正整数）个[Q[θek]=+1，]滤波器输出一个+1；当出现[N]个[Q[θek]=-1，]滤波器输出一个-1。即：

当[θik-θok>0]时，[DQ[θek+N]=+1]

当[θik-θok<0]时，[DQ[θek+N]=-1]

这样环路的相位方程为：[θok+N+1=θok+N+Δ·DQ[θek+N]] （4）

初始条件是：[θo0=0。]

即：

[ θek+N+1-θek+N+Δ·DQ[θek+N]=θik+N+1-θik+N] （5）

初始条件是：[θe0=θi0-θo0=θi0。]

当输入数据与同步时钟信号速率相同，存在起始相差[θ，]即[θi0=θ，]那么：

[θek=θik-θok=θ-θok]

根据式（4）有环路输出的相位：

[θok+N+1=θok+N+Δ·DQθ-θok+N] （6）

根据式（5）有环路相差：

[θek+N+1=θek+N-Δ·DQθ-θok+N] （7）

由式（6）和（7）可知，当[k]值很大，即环路处于锁定状态时，环路相差仍然存在稳态摆动，摆幅就是相位调整步长[Δ，]其对应的同步时间小于[π2ΔNT] s。同时可知，同步的建立过程不仅与初始相差有关，还与相位调整步长的大小有关：[θ]越小，[Δ]越大，同步的建立时间越短；[θ]越大，[Δ]越小，同步的建立时间越长；最坏情况下，即当初始相差为[π2]时就是[π2ΔNT。]但是另一方面，[Δ]越大，则相位调整精度越小，环路的抖动容限就越低。

根据上述分析，同步建立时间与稳态相差对电路的要求时矛盾的，这就要求在设计鉴相器时需要折衷考虑；同时环路中的滤波器抗噪程度对环路的性能和同步建立时间的影响也是相反的，这在设计电路时也需要加以考虑。

2 电路设计与仿真

基于前面的分析，考虑到处理数据为2.5 Gb/s差分数据，数据速率较高，因此采用半速率结构实现，降低数据速率，也降低了后续电路设计的压力。因此在进行时钟与数据的相位误差比较之前，首先要进行数据的1∶2解复用；其次要完成数据与时钟的鉴相操作。由于采用数字滤波器，CDR环路中不包含VCO，因此是一个纯相位调整系统，故鉴相器采用超前滞后采样型鉴相器[7?11]。

半速率鉴相器的组成模块图如图2所示。半速率鉴相器由1∶2解复用模块、数据采样及边沿检测模块、以及带有流水线输出的Mealy状态机组成。其中1∶2解复用电路完成输入数据1∶2的串并转换，从而降低后续电路的工作速率；数据采样及边沿检测电路用于检测输入数据的跳变沿，从而判定数据与时钟相比相位的超前或滞后；有限状态机将检测到的误差信号消除不定态后输出。

图2 半速率鉴相器的框图

2.1 1∶2解复用电路

1∶2解复用单元是半速率超前滞后采样鉴相器的基本组成部分，通过接收缓冲器连接电缆等传输介质。由于解复用的输入数据速率很高，不能采用CMOS逻辑来完成，选用工作速率高的CML逻辑将2.5 Gb/s的高速串行数据解复用为两路1.25 Gb/s的数据，有效降低了时钟频率，同时也降低鉴相器单元的设计难度。

2.2 鉴相器电路

鉴相器包含两个模块：数据边沿检测模块PD_sample、不定态消除模块PD_fsm，如图3所示，其中左侧虚线框内的PD_sample采用类Alexander型鉴相器结构，它首先将解复用后数据同步于时钟完成对输入数据的采样，然后依据时钟和数据的相位误差以及相位调整精度的控制完成对数据边沿的检测，通过对数据边沿的比较输出产生超前滞后脉冲的控制信号s1，s2，s3，s4；右侧虚线框内的PD_fsm由两个带有流水线输出的Mealy型状态机组成，状态机根据PD_sample输出的信号将其转化为对应的超前滞后脉冲输出。图4为PD_fsm模块的两个有限状态机的状态转移图，FSM1的输入信号即为PD_sample的输出信号，其输出信号为中间控制信号的f60，f61，也是FSM2的输入信号；FSM2的输出信号为半速率鉴相器的最终结果up、down，同时为了保证鉴相器为后续电路准备好合适的信号，还将超前滞后脉冲的逻辑运算结果upN，downN，updown，updownN等一并送出。

图3 半速率鉴相器的电路原理图

图4 PD_fsm模块的状态转移图

鉴相器电路的引脚说明如表1所示。

表1 鉴相器引脚说明

[名称＼&I/O＼&说明＼&clkI/clkIN＼&输入＼&输入的互补主时钟，频率1.25 GHz。＼&clkQ/clkQN＼&输入＼&输入的互补辅助时钟，频率1.25 GHz。＼&DmainP/ DmainN＼&输入＼&输入数据；clkmain高、低电平采样的数据。＼&up/upN＼&输出＼&超前脉冲信号，低有效；upN为up的

反相信号。＼&down/downN＼&输出＼&滞后脉冲信号低有效；downN为down的

反相信号。＼&updown/updownN＼&输出＼&超前滞后脉冲的与结果，用作全数字环中后续滤波器的使能信号；其中updownN比updown信号滞后半个时钟周期。＼&]

2.3 仿真结果

为了保证仿真的全面性，采用数模混合的方法对电路进行仿真[12]，输入激励为数字伪随机序列（Pseudo Random Bit Sequence，PRBS），输出超前、滞后脉冲如图5所示，可以看出超前滞后脉冲信号上升下降时间很短，消除了可能出现的不定态。

图5 鉴相器仿真波形图

3 结 论

本文描述了高速全数字时钟数据恢复环路中的关键电路——鉴相器的设计与仿真，通过全数字环路的建模分析，提出了一种全数字、半速率，可以消除不定态的鉴相器设计方案，并采用全定制的数字设计，采用SMIC 0.18 μm CMOS 混合信号工艺完成了电路的设计、仿真，结果表明该电路在2.5 Gb/s时钟数据恢复电路中可以稳定可靠地工作，符合预期要求。

参考文献

[1] ROGERS J E， LONG J R. A 10?Gb/s CDR/DEMUX with LC delay line VCO in 0.18um CMOS[C]// Proceedings of the 2003 International Symposium on Circuits and Systems， 2003， 2： 181?184.

[2] SEONG Chang?Kyung， LEE Seung?Woo. An 1.25?Gb/s digitally?controlled dual?loop clock and data recovery circuit with enhanced phase resolution [C]// Proceedings of International Symposium on Circuits and Systems， Kos， Greece： ISCS， 2006： 21?24.

[3] YANG Fu?ji， O′NEILL J H， INGLIS David， et al. A CMOS low?power multiple 2.5?3.125 Gb/s serial link macrocell for high IO bandwidth network ICs [J]. IEEE Journal of Solid?State Circuits， 2002， 37（12）： 1813?1821.

[4] 王勇，廖桂生，王喜媛.基于数字锁相环的新型频相检测方法研究[J].微纳电子技术，2008，45（1）：55?58.

[5] SAVOJ J， RAZAVI B. Design of half?rate clock and data recovery circuits for optical communication systems [C]// Proceedings of 2001 Design Automation Conference. Las Vegas， Nevada， USA： DAC， 2001： 121?126.

[6] 张厥盛，郑继禹，万心平.锁相技术[M].西安：西安电子科技大学出版社，2000.

[7] 鲁昆生，王福昌.电荷泵锁相环设计方法研究[J].华中理工大学学报，2000，28（1）：62?64.

[8] HOROWITZ M， YANG C K K， SIDIROPOULOS S. High?speed electrical signaling： overview and limitations [J]. IEEE Micro， 1998， 18（1）： 12?24.

[9] LEE K， SHIN Y， KIM S， et al. 1.04GBd low?EMI digital video interface system using small swing serial link technique [J]. IEEE Journal of Solid?State Circuits， 1998， 33， （5）： 816?823.

[10] YANG C K K， RAMIN F R， HOROWITZ M A. A 0.5?mm CMOS 4.0?Gbit/s serial link transceiver with data recovery using over?sampling [J]. IEEE Journal of Solid?State Circuits， 1998， 33， （5）： 713?722.

[11] 邓军勇，曾泽沧，蒋林.数/模混合信号设计验证中主要问题的分析[J].半导体技术，2007，32（7）：565?569.

[4] 王勇，廖桂生，王喜媛.基于数字锁相环的新型频相检测方法研究[J].微纳电子技术，2008，45（1）：55?58.

[5] SAVOJ J， RAZAVI B. Design of half?rate clock and data recovery circuits for optical communication systems [C]// Proceedings of 2001 Design Automation Conference. Las Vegas， Nevada， USA： DAC， 2001： 121?126.

[6] 张厥盛，郑继禹，万心平.锁相技术[M].西安：西安电子科技大学出版社，2000.

[7] 鲁昆生，王福昌.电荷泵锁相环设计方法研究[J].华中理工大学学报，2000，28（1）：62?64.

[8] HOROWITZ M， YANG C K K， SIDIROPOULOS S. High?speed electrical signaling： overview and limitations [J]. IEEE Micro， 1998， 18（1）： 12?24.

[9] LEE K， SHIN Y， KIM S， et al. 1.04GBd low?EMI digital video interface system using small swing serial link technique [J]. IEEE Journal of Solid?State Circuits， 1998， 33， （5）： 816?823.

[10] YANG C K K， RAMIN F R， HOROWITZ M A. A 0.5?mm CMOS 4.0?Gbit/s serial link transceiver with data recovery using over?sampling [J]. IEEE Journal of Solid?State Circuits， 1998， 33， （5）： 713?722.

[11] 邓军勇，曾泽沧，蒋林.数/模混合信号设计验证中主要问题的分析[J].半导体技术，2007，32（7）：565?569.

[4] 王勇，廖桂生，王喜媛.基于数字锁相环的新型频相检测方法研究[J].微纳电子技术，2008，45（1）：55?58.

[5] SAVOJ J， RAZAVI B. Design of half?rate clock and data recovery circuits for optical communication systems [C]// Proceedings of 2001 Design Automation Conference. Las Vegas， Nevada， USA： DAC， 2001： 121?126.

[6] 张厥盛，郑继禹，万心平.锁相技术[M].西安：西安电子科技大学出版社，2000.

[7] 鲁昆生，王福昌.电荷泵锁相环设计方法研究[J].华中理工大学学报，2000，28（1）：62?64.

[8] HOROWITZ M， YANG C K K， SIDIROPOULOS S. High?speed electrical signaling： overview and limitations [J]. IEEE Micro， 1998， 18（1）： 12?24.

[9] LEE K， SHIN Y， KIM S， et al. 1.04GBd low?EMI digital video interface system using small swing serial link technique [J]. IEEE Journal of Solid?State Circuits， 1998， 33， （5）： 816?823.

[10] YANG C K K， RAMIN F R， HOROWITZ M A. A 0.5?mm CMOS 4.0?Gbit/s serial link transceiver with data recovery using over?sampling [J]. IEEE Journal of Solid?State Circuits， 1998， 33， （5）： 713?722.

[11] 邓军勇，曾泽沧，蒋林.数/模混合信号设计验证中主要问题的分析[J].半导体技术，2007，32（7）：565?569.