基于FPGA的QDPSK全数字通信电路的设计与实现

摘要：介绍了QDPSK基本原理，提出基于FPGA的全数字QDPSK通信方案。该方案对输入序列进行加扰、串并和差分运算，得到QDPSK，然后加到载波上；在接收端载波与信号分离，再进行解差分、解扰运算，还原出输入信号，实现QDPSK全数字调制与解调。整个系统采用Verilog编程，在MaxPlusII环境仿真、布局和综合，最后下载到FPGA通过示波器观察输入输出信号，实验效果良好。

关键词：QDPSK；FPGA；调制与解调；Verilog

中图分类号：TN914 文献标识码：A 文章编号：1009-3044（2013）16-3868-03

1 概述[1-2]

在信息化、网络化时代，通信已经成为人们日常生活的一部分，对通信系统功能要求的不断提高，极大地推动了通信技术和通信器件的发展。QDPSK（四相相对相位调控）作为一种宽带和功率相对高效、低误差率的相对相位调制技术，被广泛用于卫星通信、蜂窝电话等通信系统中。FPGA（现场可编程门阵列）是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，理论上可以完成任何数字电路的设计，其自带丰富的数字电路功能模块，可无限次重复编程，已经成为各种数字系统最重要的硬件载体。因此，结合QDPSK与FPGA的特点在FPGA上实现QDPSK通信，能省去环形滤波器、VCO等硬件电路，设计更为方便灵活，日益成为通信系统一种主流的设计方法。

2 QDPSK基本原理[1-2]

QDPSK（四进制相对移相调制）是一种宽带和功率相对高效率的信道调制技术，在自适应信道调制技术中得到了较多的应用。QDPSK是利用前后码元之间的相对相位变化来表示数字信息即将输入的绝对码变换成相对码，然后用相对码对载波进行绝对移相。此时的已调波形并不是原数字序列的调相信号波形，而是表示绝对码变换成相对码后的数字序列的调相信号波形。因此，QDPSK产生器仅在QPSK（四进制绝对移相调制）串并转换器后多加一个码变换器就可以实现。

3.2 加扰算法

3.3 差分运算

为避免两路信号在差分运算时产生毛刺，带来误码，考虑到II、QQ两路信号码元长度是前级时钟周期的两倍，编写程序时II、QQ两路的时钟采用相异的触发方式，即一路采用上升沿触发，另一路采用下降沿触发。

4.2解差分运算

4.3解扰运算

6 结束语

多进制数字调制技术与FPGA相结合使得数字通信技术得到更广泛的应用，也是的通信技术系统的开发变得更方便、更简单。该文提出的全数字QDPSK调制与解调系统没有考虑调制、解调系统的同步问题，其仿真、硬件验证用的是同一个系统时钟，但是，该系统的关键模块的技术解决方案，对实际通信系统的开发具有一定的参考价值。

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