基于深亚微米工艺的栅接地NMOS静电放电保护器件衬底电阻模型研究*

吴晓鹏 杨银堂 高海霞 董刚 柴常春

(西安电子科技大学微电子学院,宽禁带半导体材料与器件教育部重点实验室,西安 710071)

(2012年9月25日收到;2012年11月7日收到修改稿)

1 引言

随着集成电路工艺尺寸的不断缩小,深亚微米集成电路面临的静电冲击致失效问题日趋严峻[1,2].新型静电放电(electrostatic discharge,ESD)保护电路设计与ESD保护器件模型研究受到广泛关注[3−8].经典ESD保护器件模型由标准MOS器件、寄生横向双极晶体管、碰撞离化电流源、衬底电阻等几部分构成[3],其中的衬底电阻取常数值.然而由于电导率调制效应的存在,衬底电阻在保护器件工作期间呈现出逐渐减小的趋势[9].采用常值衬底电阻模型,将高估衬底电阻值,低估衬底电流,导致保护器件的雪崩击穿特性仿真不准确[10−12].Ramaswamy等[4]通过引入流控电压源修正了常值衬底电阻模型,但由于其难以根据器件版图尺寸实现可调性,该模型移植性较差.文献[13]在流控电压源模型的基础上分析了部分版图参数对保护特性的影响,但对衬底电阻关于源极扩散与衬底接触扩散间距的可调性以及衬底类型对衬底电阻值的影响并没有深入讨论.本文开展深亚微米栅接地n型金属氧化物半导体(gate grounded negative channel metal oxide semiconductor,GGNMOS)器件衬底电阻模型研究,通过研究不同衬底类型、不同版图尺寸下器件衬底电阻特性的变化情况,建立了适用于不同衬底类型、具有版图尺寸可调性的衬底电阻解析宏模型.实验结果表明模型准确可靠,并大大缩短了仿真时间.

2 GGNMOS器件的典型衬底电阻模型

GGNMOS器件是集成电路(integrated circuit,IC)电路中最常见的一种静电保护器件,通常这种器件具有较大的宽长比,其栅极和源极同时接地,漏极则连接需要保护的输入输出焊盘(input/output pad,I/O PAD).这种结构会在器件下方的衬底中构成寄生横向双极晶体管(lateral NPN,LNPN)结构,器件的漏极、源极及其下方的衬底部分分别构成寄生LNPN的集电极、发射极以及基极.决定GGNMOS器件工作性能的关键因素就是寄生LNPN管基极下方存在的寄生衬底电阻,该电阻是由于p型掺杂衬底的有限电导率构成的.图1所示即为GGNMOS保护器件在不同工作条件下器件内部的工作情况剖面示意图.

图1 ESD应力下GGNMOS器件工作原理图 (a)寄生LNPN管开启前;(b)寄生LNPN管开启后

图1 (a)所示为ESD应力刚施加到器件漏极时器件内部的工作情况.如图1所示,ESD电流从漏极注入,由于漏衬结反偏导致pn结电场不断增大,当漏极电压Vd大于阈值电压时漏结电子会在电场作用下打破电子空穴对,产生大量载流子,漏衬结发生雪崩倍增效应.电子流将直接流入漏端形成ID,而空穴电流Igen则通过衬底流入地接触,形成衬底电流Isub.此时的Isub值随漏极偏压呈指数增大[14]:

其中Ai,Bi对于给定工艺为常数,m,n是取决于漏结掺杂的常数,栅偏置对衬底电流的影响可通过参数Vdch建模体现.

Isub流过衬底电阻Rsub时将产生电压降VB′,当压降增大到VB′=Isub×Rsub≈0.7 V左右时源衬结正偏,电子开始从源极向漏极注入,寄生LNPN则开启处于自偏置工作模式.此时产生的集电极电流IC构成额外的注入电流源,进一步减小了维持寄生LNPN开启所需的倍增因子M,使得漏极电压Vd可进一步减小到维持电压Vh,即出现保护器件I-V曲线中的骤回特性.如果此时的Rsub为常数,那么骤回之后可以预见Isub也应该是个常数.研究表明Isub在骤回之后持续增大[9],而为了维持寄生LNPN的基区电压为常数,衬底电阻必须减小.其物理解释是大电流条件下保护器件下方衬底中的等电势区域变大而导致Rsub减小,即电导率调制效应.基于该物理现象可采用流控电压源[13]对骤回后的衬底电阻进行建模,如图1(b)所示.

其中Isub为衬底电流,Id为总的漏端电流,Ids为MOS保护器件的沟道电流,Rsub0和Rd为电路模型参数,可从测试或仿真数据中提取.Rsub0为骤回开启时的衬底电阻,而Rd则通过模拟少子注入来建模电导率调制效应.

3 源极扩散到衬底接触扩散间距对GGNMOS器件衬底电阻的影响

为了考察不同衬底类型、不同源极扩散与衬底接触扩散间距对保护器件衬底寄生电阻的影响,本文对常见的轻掺杂体衬底(Bulk型衬底)和重掺杂外延型衬底(Epi型衬底)上的GGNMOS保护器件在不同源衬扩散间距下的物理特性进行了研究,器件结构如图2所示.

图2(a)和图2(b)分别代表了轻掺杂Bulk型衬底和重掺杂Epi型衬底上的保护器件结构.图2中右侧为基于0.18µm CMOS工艺实现的GGNMOS器件,左侧的衬底接触扩散为P+保护环结构,L为器件沟道长度,SCGS和DCGS分别为源极和漏极金属接触到栅极的距离,SB为源极扩散到衬底接触扩散的间距.仿真中选定轻掺杂衬底的体厚度为10µm,重掺杂衬底的外延和体厚度分别为4和6µm.选用基本的单指GGNMOS结构,器件尺寸为W=50µm,L=0.8µm,SCGS和DCGS分别为0.75和2.6µm.通常GGNMOS保护器件采用多叉指结构实现较大器件宽度来提高器件保护性能,出于电流分布均匀性和同步导通的考虑,在设计版图时应保证源极位于器件外侧且与漏极交叉分布,因此本文只讨论源极扩散与衬底接触扩散间距SB对器件性能的影响.仿真中在漏端施加ESD应力,栅极、源极、衬底接触均接地.

图2 基于不同衬底类型的器件结构示意图 (a)Bulk型衬底;(b)Epi型衬底

由(2)式推导可得:

根据(3)式,衬底电阻模型中所需电路模型参数Rsub0和Rd可以通过器件在ESD应力下的衬底电流与漏电流特性曲线切线与y轴的截距以及曲线斜率提取得到.

图3所示分别为Bulk型和Epi型衬底上的GGNMOS器件在SB从1µm增大到10µm时衬底电流关于漏电流的变化曲线.如图3(a)所示,对于Bulk型衬底而言,随着SB的增大,曲线的y轴截距明显减小,斜率亦略微变小.而对于Epi型衬底,如图3(b)所示,曲线截距同样随SB的增大而减小,但当SB大于4µm后曲线接近重合,即截距几乎不再减小,同时曲线斜率几乎不改变.

图3 两种衬底上GGNMOS器件在ESD应力下的I sub-I d曲线 (a)Bulk型衬底;(b)Epi型衬底

图4 (a)和图5(a)分别给出两种衬底上GGNMOS器件的衬底电阻模型参数Rsub0随SB的变化关系.两种衬底上器件的Rsub0值均随SB增大而增大,其中Bulk型衬底的电阻值随SB线性增大,而Epi型衬底的Rsub0值则在SB大于4µm后呈现饱和趋势,这与图3曲线得出的结论一致.在保护器件的衬底电阻模型中,参数Rsub0主要表征的是寄生LNPN管导通时的衬底电阻值,其数值变化规律与衬底的掺杂分布以及电流传输路径有关.由于SB增大使得衬底电流水平传输路径增长,因此主要影响的是衬底表面电阻值.根据衬底电阻分布式梯形网络计算方法[15]有

其中∆Rsurf为单位衬底表面电阻值,ρ为衬底电阻率,L为衬底表面单位梯形子块的高度,W1,W2分别为衬底表面单位梯形的窄边和宽边.增大SB相当于增大了L的总值,使得衬底表面总电阻值线性增大,因此呈现出图4(a)中Rsub0随SB线性增大的趋势.而Epi型衬底是由上层轻掺杂外延和下层重掺杂体构成的,当SB较小时,器件底部到衬底接触的电流主要分布在外延层表面,因此Rsub0值根据上述分析呈线性增大趋势,对应于图5(a)中SB值小于4µm时的曲线部分.但当SB大于外延厚度(4µm)后,由于两接触间的横向外延层不再是最低阻抗通路,因此器件底部电流会趋于沿着外延层垂直方向流入低阻重掺杂体后横向传输,当到达衬底接触下方时再通过外延层垂直流动.显然此时的衬底阻值对横向SB的依赖性减弱,所以呈现出图5(a)中当SB大于4µm时Rsub0值随SB的增大而趋于饱和的趋势.

图4 Bulk型衬底的R sub0和R d随SB的变化 (a)R sub0;(b)R d

另一方面,由图4(b)和图5(b)可见,Bulk型衬底的Rd值随SB增大而呈近似线性减小趋势,而Epi型衬底的Rd值在SB变化时仅有微小波动.这是由于SB增大等效于增大了寄生LNPN的基极串联电阻Rsub0,而保护器件的源极扩散面积通常较大,因此电流集边效应导致发射极注射效率降低,进而使寄生LNPN的电流放大系数β降低.而骤回期间寄生LNPN的开启条件[16]为

其中M为保护器件的雪崩倍增因子.此时M值将增大以保持寄生LNPN开启,从而使碰撞离化电流Igen增大.同时由于β值降低使得寄生LNPN的基极电流IB增大,由图1(b)可知这意味着将从Igen分流更多的IB,最终导致Isub-Id曲线斜率下降.如前所述,Bulk型衬底的Rsub0值与SB呈线性增大关系,根据上述分析可知这将导致β值降低,进而使得Rd值呈现如图4(b)所示的减小趋势.相反,由于Epi型衬底的Rsub0值与SB的弱相关性,Rd值几乎不受SB变化影响,而只呈现出微弱波动,如图5(b)所示.总体来说,两种衬底的Rd值随SB的变化幅度不超过6%,因此在模型中可将该参数近似为常数值处理.

图5 Epi型衬底的R sub0和R d随SB的变化 (a)R sub0;(b)R d

综合上述分析可知,基于不同衬底类型的保护器件衬底电阻模型参数表现出与SB截然不同的相关性,所以保护器件模型需要根据具体的衬底类型选择合适的衬底电阻模型才能准确建模器件性能.同时由于两种衬底上保护器件衬底电阻总值呈现出随SB增大的趋势,因此可以预测保护器件工作期间源衬结正偏所需的空穴电流也将随着SB的增大而降低,即保护器件触发电压呈减小趋势.

4 不同衬底类型GGNMOS器件的衬底电阻模型

鉴于衬底电阻模型中参数Rsub0与SB的相关性,有必要根据不同的衬底特性建立相应的解析模型,进而完善衬底电阻流控电压源模型的可调性.由于参数Rsub0的分布特性,其取值直接与衬底掺杂、被考察的接触孔间距和尺寸相关,因此其解析模型构建方法类似于混合信号IC衬底噪声耦合分析中衬底分布电阻建模方法.通常接触孔间衬底电阻建模方法是基于有限差分法、边界元法[17,18]或精简可调宏模型法[19]实现的,其中可调宏模型法可对特定工艺下的衬底电阻建立Z矩阵宏模型,通过器件仿真或测试提取必要的解析模型工艺匹配参数,并可根据接触孔尺寸及间距条件调节阻值,适用于对本文模型参数Rsub0建模.

对于Epi型衬底,由于重掺杂体在电流传输过程中提供了低阻通路,因此在分析时可对其做单节点近似,并采用多端口Z矩阵法构建由N个接触孔所构成的电阻网络模型,其矩阵元由两端口间的自阻抗以及互阻抗解析模型构成:

Zii和Zij分别为第i个接触孔和第 j个接触孔的自阻抗与互阻抗,其中α1,α2,α3为取决于工艺的匹配参数,A和P分别为接触孔的面积和周长.Z0为间距为0时的互阻抗值,γ是基于工艺的匹配参数.在本文中只需考察源极扩散与衬底接触间的阻值与版图尺寸的可调性,因此上述模型可简化为两端口Z矩阵模型,并可结合器件仿真确定解析模型中的工艺匹配参数值.

对于Bulk型衬底,均匀轻掺杂的高阻特性使其不能像Epi型衬底那样做单节点近似的网络分析,因此需要通过器件仿真对不同的接触孔尺寸、间距进行基于阻性特性的分析,建立如下经验模型:

其中Rij为第i个接触孔与第 j个接触孔之间的阻值,dij为两接触孔间距,Asum,Psum分别为两接触孔的面积与周长之和,λ,k1,k2,k3为取决于工艺的匹配参数.模型表征了Bulk型衬底电阻对掺杂机制、间距、面积、周长的相关性.以上模型中的第i个和第 j个接触孔分别代表GGNMOS保护器件的源极接触与衬底接触.

图6 两种衬底上GGNMOS器件的I-V特性对比 (a)Bulk型衬底;(b)Epi型衬底

采用上述可调衬底电阻模型对基于SMIC 0.18µm 1P6M CMOS工艺实现的GGNMOS保护器件进行击穿特性仿真分析,可得如图6所示的I-V曲线,其中保护器件结构尺寸与图2相同.可见Bulk型衬底上的器件触发电压Vt1随SB增大而等比例减小,而在Epi型衬底上Vt1值虽然也随SB的增大而减小,但在间距大于4µm后Vt1值的减小趋势呈现饱和.这是因为两种衬底的衬底电阻均随SB增大而增大,使得在相同的电流条件下SB较大的器件中寄生LNPN管的基射结电压能够较快达到开启阈值,从而触发保护器件工作,所以Vt1值均呈减小趋势.同时由于Bulk型衬底的阻值随SB线性增大,而Epi型衬底阻值则在SB达到外延厚度4µm后趋于饱和值,因此对应的Epi型衬底上的保护器件Vt1值也呈现类似的饱和趋势.可见模型仿真结果符合前述器件仿真分析预测趋势,因此所建立的衬底电阻模型准确地反映出SB变化对保护器件触发特性的影响.

表1给出了采用本文模型和器件仿真得到的触发电压Vt1值对比,可见模型的仿真误差值最大不超过5%,本文模型准确地预估了保护器件的触发状态.另外,模型仿真时间仅为器件仿真软件的7%左右,并且能够在设计初期指导器件结构和版图设计,极大地提高了ESD保护器件的设计效率.

表1 不同SB下V t1的仿真结果误差对比

5 结论

本文根据对GGNMOS保护器件在ESD条件下的物理和电特性分析,建立了基于0.18µm SMIC 1P6M CMOS工艺条件下的GGNMOS保护器件衬底电阻宏模型.通过器件仿真得到了源极扩散与衬底接触扩散间距对保护器件衬底阻值的影响规律,以及不同衬底中衬底电阻值的变化情况.研究表明,可以通过改变SB来调节保护器件的触发电压Vt1,但对于外延型重掺杂衬底,当SB大于外延层厚度后,再增大SB值就无法对Vt1值产生明显影响了.实验结果表明,本文所建模型不仅准确地预估了不同衬底结构上SB变化对触发电压Vt1的影响,而且大大缩短了仿真时间,提高了设计效率,对深亚微米GGNMOS保护器件版图优化设计具有一定的参考价值.

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