限幅滤波的FPGA实现方法研究

焦冬莉

(太原工业学院电子工程系，山西 太原 030008)

限幅滤波的FPGA实现方法研究

焦冬莉

(太原工业学院电子工程系，山西 太原 030008)

限幅滤波法是抑制正交频分复用(OFDM)信号的PAPR的常用硬件实现方法。使用FPGA可缩短系统设计开发时间，提高系统可靠性。本文在用FPGA实现限幅滤波的基础上，讨论了基于FPGA设计时应考虑的主要问题，以及影响设计性能的几个因素，包括：乘法器的设计、算法的优化、芯片的选择等。

限幅滤波器；FPGA；硬件设计；乘法器算法

1 限幅滤波法与FPGA

近年来随着数字信号处理技术的进步，多载波传输技术在无线通信和有线应用等方面越来越受到人们的关注，3G通信系统中的主流技术：WCDMA，CDMA2000和TD-SCDMA都采用了多载波技术；B3G或4G通信系统中的核心技术正交频分复用(OFDM)也是多载波技术应用的具体体现[1]。多载波传输的一个主要缺陷是传输信号的峰均功率比(PAPR)很高[2]，也就是说在多载波系统中，信号的幅度值较大会导致多载波信号经过功率放大器后产生非线性失真。如何降低信号的峰均比成为多载波通信系统的一个关键问题。目前提出的用来降低OFDM信号的PAPR的方法有很多，如限幅滤波、编码方案、星座图扩展、压缩扩张变换、混沌序列、次优化PIS算法等[3-5]。

虽然降低峰均比的算法有很多，但从硬件实现角度来说，限幅滤波即削波法是最简单实用的算法。对于OFDM信号，出现大峰值的概率非常小，因此，限幅法是一种最直接的降低峰均功率比的方法。但是，限幅是一个非线性处理的过程，它将造成比较严重的带内干扰和带外噪声，因此影响了整个系统的误比特率。限幅后的滤波可以降低带外的频谱干扰，同时又引起了峰值信号的再生，但比限幅前的信号峰值要小，出现峰值的次数也会减少。因此，经过限幅滤波的多次迭代，一般就可以得到较好的抑制效果[6]。

FPGA，即现场可编程门阵列，能完成几乎任何数字器件功能，从高性能的CPU到简单的小规模集成电路等，都可以采用FPGA来实现。设计人员既可通过普通的原理图输入法，又可以采用硬件描述语言的方式对数字系统进行自由的设计。然后通过软件仿真，实现对设计系统的正确性验证。即使在PCB完成之后，也还可以通过FPGA的在线修改能力对系统进行随时的修改而不需要对硬件电路进行改动。这样能大大的缩短设计开发时间，减少PCB面积，提高整个系统的可靠性[7]。这也是在通信电路中选择FPGA实现限幅滤波的原因。

2 限幅滤波的FPGA实现

限幅滤波在硬件实现时一般先进行限幅，然后经过时域滤波器，对带外信号进行抑制。时域滤波器常采用FIR滤波器，阶数根据具体系统来确定。

2.1 限幅模块的实现

限幅就是完成比较的一个处理过程，需要计算每个时钟输入的符号的幅度值，然后与预先设定的门限值进行比较，再根据比较的结果或保持不变或进行除法限幅。限幅模块的设计如图1所示。

根据输入信号的幅度值与门限值的比较结果先进行乘法运算，然后再做除法运算，这样可以保证整个限幅过程中的精确度，在做乘法的时候扩大了数值的表示精度，扩展到了33 bit，经过除法后的位数截取，得到16 bit的精度。

2.2 滤波器的实现

滤波器的实现需要首先在MATLAB仿真中将滤波器的系数进行定点化并存储在文件中，找到H系数中最大的一位，max(H)，再使用归一化算法[8]：

以31阶滤波器为例，FIR滤波器的算法如下：

x0×h0＋x1×h1＋x2×h2＋

x3×h3＋x4×h4＋x5×h5＋…＋

x28×h28＋x29×h29＋x30×h30＋x31×h31。

按照FIR滤波器的定义，滤波器的FPGA实现如图2所示，包括了乘法模块和累加模块两部分。

图2 滤波器的实现框图

选择芯片EP3C120进行仿真后，满足限幅滤波的参数要求。

3 不同情况的比较分析

3.1 设计中需考虑的问题

在进行限幅滤波设计时，一般需要考虑几方面的问题：

①由于限幅滤波通常只是整个系统中的一部分，因此希望此部分能够使用尽可能少的硬件资源；

②数据处理的速度必须与系统的传输速度匹配，这一方面取决于时钟，另一方面由所设计电路的延时决定；

③系统的功耗，电路的体积等。

3.2 乘法器的设计

乘法器是在限幅滤波中使用量最大的一个运算单元，采用FPGA的实现时需要考虑两方面的问题：

1)选择乘法器的实现方法。传统方法是通过FPGA内部实现逻辑的查找表(LUT)来实现；还可以基于底层电路使用移位寄存器来实现[9]。现在大多采用FPGA器件提供的嵌入式乘法器，它不仅拥有高速且占用较少的LUT[10]。

2)确定乘法器的数目。若以运算速度作为主要目标，一般采用完全并行的形式来实现，这时乘法器的数目应该等于FIR滤波器中抽头的数目，因此需要大量的硬件资源。减少乘法器的数目可节约硬件资源，可通过使用乘法复用算法或共享乘法器，这时在处理速度不变的情况下需要成倍提高时钟速度，二者是互相制约的。

3.3 算法对设计性能的影响

限幅滤波器中滤波器的设计是关键。所以改进滤波器的算法可以大大影响设计性能。

在文献[8]中，若利用滤波器系数上满足偶对称的特点，即：h0＝h31；即可以实现资源的节约和速度的提高，所用的乘法器减少一半，资源利用率由35%降至19%。

而在文献[11]中，在保证输出信号性能不变的情况下，结合信号特性对算法简化后，使用FPGA实现时占用的资源大大减少，如表1所示：

表1 限幅滤波算法的FPGA资源占用对比表

从表1可以看出，在硬件实现时，简化限幅滤波算法在时延和硬件资源上都得到了改善，其中DSP48硬核乘法器减少2个，Slice资源减少424个，更重要的时延参数得到了明显提高，从原来的30个采样值缩小到3个采样值。可见该简化算法在工程应用中具有很大的实用价值。

3.4 新技术的使用

FPGA的发展很快，制造商不断有新产品推出，设计者可根据整个系统的要求选择新产品，以提高设计性能，如前面提到的器件自带的DSP或高速乘法器。现在更有许多IP核可选，既简化了设计，又提高了性能。整个限幅滤波包括加、乘、除三种基本运算，在文献[12]中，除法器采用了Altera提供的IP核，实现简单，成本比DSP低，还便于移植，是个不错的选择。

4 总结

现代通信系统中的多载波技术使得限幅滤波器算法得到了更广泛的应用，由于限幅滤波只是整个系统的一部分，在设计时，可以根据整个系统的大小，尽量选择性价比较高的器件。在考虑速度、成本、硬件资源的同时，还要考虑硬件的功耗。一般地，器件的工艺技术尺寸越小，其功耗也越大。若滤波算法结合系统的其他性能进行算法的联合优化，FPGA的实现会随之发生变化。

[1]尹长川，罗涛.多载波宽带无线通信技术[M].北京：北京邮电大学出版社，2004.

[2]SEUNG HEE HAN，JAE HONG LEE.An overview of peak-to-average power ratio reduction techniques for multicarrier transmission[J].IEEEWireless Communications，2005，4：50-61.

[3]Molisch A F.Wideband Wireless Digital Communication[M].NJ：Prentice Hall PTR，2000.

[4]胡泽鑫，许柯，朱晓明，等.一种基于混论序列降低OFDM系统的PAPR方法的研究[J].通信技术，2007，40(12)：63-71.

[5]鲁锦锋，文武.降低OFDM系统中PAPR的优化PIS算法[J].通信技术，2008，41(9)：11-16.

[6]陈雪娇，王攀，汪英.OFDM峰均功率比降低方法概述[J].信息技术，2006(8)：81-83.

[7]褚振勇，翁木云.FPGA设计与应用[M].西安：西安电子科技大学出版社，2002.

[8]王毓韧.OFDM系统峰均比的抑制算法研究与实现[D].上海：上海交通大学，2007.

[9]韩梅，陈禾.kalman滤波器的FPGA实现[J].电子工程师，2006，32(7)：38-40.

[10]宋永跃.基于FPGA的通信信号数字滤波技术[J].硅谷，2011(5)：32.

[11]胡彬.限幅滤波算法的简化FPGA实现[EBOL].(2012-03-10)[2012－10－303]http：//www.paper.edu.cn/index.php/default/ releasepaper/content/200809-436.

[12]米月琴，黄军荣.基于FPGA的kalman滤波器的设计[J].电子科技，2010，23(2)：52-56.

〔责任编辑 李 海〕

Research of FPGA-based D esign L im iting A m plitude F ilter

J IAO Dong－li
（Departmentof Electronics Engineering，Taiyuan Institute of Technology，Taiyuan Shanxi，030008）

The limiting amplitude filtering is a hardware design m ethod to reduce PAPR of orthogonal frequency division multiplexing(OFDM).By u sing FPGA system design the development time can be shortened and reliability can be improve d.In this paper，first the design of limiting amplitude filter based on FPGA is introduced；second，major consideration problem in FPGA-based design is proposed；at last several factors affecting the design performance are discussed，that includesmultiplier design，the optimization of the algorithm，and the choice of chips.

limiting amplitude filter；FPGA；hardware design；multiplier algorithm

TN47

A

2013-04-10

山西省大学生创新改革项目[2012]

焦冬莉(1971-)，女，山西运城人，硕士，讲师，研究方向：信号与处理。

1674－0874（2013）03－0034－02