用于CPT原子频标的高性能小型合成源设计＊

张俊昌

（海军驻北京地区通信军事代表室 北京 100841）

1 引言

相干布居囚禁（CPT，Coherent Population Trapping）原子频标是利用原子与相干光相互作用所产生的一种量子干涉现象而实现的一种新型原子频标［1］，也是目前从原理上唯一可实现微型化的原子频标，其体积、功耗比目前体积、功耗最小的铷原子频标相比还要小得多。利用激光良好的相干特性在原子体系中制备相干布居囚禁态而实现的可芯片化被动式新型原子频标是当前原子频标领域和导航领域的前沿技术。

CPT原子频标可以采用铷87或铷85为工作原子，当采用铷87时，只能采用合成源频率为3.417GHz的半宽调制，因为全宽调制［2］需要频率为6.834G的合成源，而目前受合成源调制的激光器承受不了这么高的频率。同时考虑CPT原子频标的性能和成本，本文采用自然铷和全宽调制，以铷85为工作原子。

这时，CPT原子频标的频率锁定过程要求合成源以3.035732439GHz［3］为中心频率，在小频率范围内小步长进行扫描而获得一个CPT峰信号，通过控制电路将微波频率锁定在线宽很窄的CPT峰的最大值处，从而实现原子频标的闭环锁定。显然，CPT原子频标对合成源精度和体积的要求都比较高，所以需要设计高性能、小体积的合成源。

2 CPT原子频标中合成源的方案

CPT原子频标的具体实现原理框图可以由图1看出，通过微控制器控制频率变换级电路产生所需合成源，经过偏置器与激光器驱动电流耦合来实现激光器的微波调制，从而产生所需相位差恒定、频率差等于合成源频率的两相干激光源。为了进一步提高最终标准输出频率的性能和减小合成源的体积，CPT原子频标合成源的设计显得尤为重要。

图1 CPT原子频标具体实现原理框图

目前，对于CPT原子频标合成源来说，设计方案主要有［4］：1）锁相环（PLL）方案；2）注入式锁相环方案；3）本地振荡器（LO）方案。其中，PLL方案在相位噪声和杂散等方面均满足设计要求，是最成熟的设计方案。Symmetricom和Kernco是世界上现阶段仅有的把CPT原子频标商品化的厂家，它们均采用PLL方案，但合成源的体积和功耗仍然偏大。为了解决体积和功耗的问题，注入式锁相环方案和LO方案正不断地应用到CPT原子频标中。LO方案采用体积很小的介质振荡器（DRO）直接产生高频信号，在体积和实现难易程度上具有优势，但相位噪声方面要比前两种方案差。而一般来说，原子频标需要产生低频的标准输出频率，这就需要加入复杂的小数分频电路，很大程度上降低了LO小体积的优势。

出于高性能、小型化的考虑，本文对锁相环方案进行改进，选择体积小、集成度高的锁相环频率合成器集成芯片ADF4350，其体积只有5mm＊5mm＊0.8mm，集成了预分频器、分频器、鉴相器和压控振荡器（VCO），使其不需要外接压控振荡器、只需外加一个环路滤波器就可以构成一个完整的低噪声、低功耗、高稳定度、高可靠性的锁相环频率合成器。采用直接数字频率合成器（DDS）作为参考源驱动锁相环频率合成器，从而实现具有高稳定度、高分辨率、快跳频速度、低相位噪声的用于CPT原子频标的小步长扫描合成源。

3 高性能小型合成源设计

单独选用锁相环频率合成器（PLL），则可实现结构简单、体积小、易于集成、调试方便、杂散低等优点，但是频率转换时间相对较长［5］；而直接数字频率合成器（DDS）是一个全数字化的系统，具有易子集成、极快的跳频速度、极高的频率分辨率和频率切换时相位连续等优点，缺点就是杂散比较大、输出频率低［6］。所以根据这两种频率合成器的特点，采用DDS和PLL相结合的混合结构［7～8］，以实现用于CPT原子频标的高性能小型合成源。

3.1 系统原理

以DDS激励PLL的基本原理组成框图如图2所示，采用相位噪声、谐杂抑制都很好的压控温度补偿晶体振荡器（VCTCXO）作为DDS的参考时钟源；通过微控制器把频率控制字和相位控制字写入DDS内部的寄存器中，DDS便可以产生一个频率和相位都可编程控制的模拟正弦波输出；然后把DDS的输出信号作为PLL的参考信号；最后根据期望输出信号频率，设定分频器的分频比N，便得到了频率为DDS输出频率N／R倍的时钟信号。

图2 DDS激励PLL基本原理组成框图

这种结构利用DDS的高分辨率保证了足够小的频率步进，同时PLL的带通特性很好地抑制了DDS输出频谱中的部分杂散。该方案实现了DDS和PLL的优势互补，兼顾了各个方面的性能，所以此方案实现的合成源具有小体积、较高频率、较快频率转换速度和较高频率分辨率的特点，同时也很好地保证了系统杂散和相位噪声性能。

3.2 电路设计

电路设计包括两大部分：DDS部分和PLL部分。

3.2.1 DDS部分

DDS部分的时钟输入选用10MHz的VCTCXO；DDS部分的核心采用大规模集成芯片AD9954［9］，它是用先进的DDS技术开发的高集成度DDS器件，内置高速、高性能D／A转换器及超高速比较器，可作为数字编程控制的频率合成器，能产生0～160MHz的正弦波信号。AD9954内含1024×32bit静态RAM，利用该RAM可实现高速调制，并支持几种扫描模式。AD9954可提供自定义的线性扫描操作模式，通过AD9954的串行I／O口输入控制字可实现快速变频且具有良好的频率分辨率。其应用范围包括灵敏频率合成器、可编程时钟发生器、雷达和扫描系统的FM调制源以及测试和测量装置等。

DDS电路设计应遵循的主要原则是使其输出信号具有较好的控制时序、较低的相位噪声和窄带杂散，其次是正确的电路铺设和连接，DDS的外围电路并不复杂，主要由高性能、低噪声稳压电源LP3878MR-ADJ和低通滤波器LPF1等组成。AD9954频率控制字为32位，在本应用中系统工作时钟为10MHz，输出时钟的频率分辨率Δf1＝10MHz／232＝0.0023Hz。AD9954相位控制字为14位，输出时钟的相位分辨率Δφ1＝360°／214＝0.022°。

低通滤波器LPF1的仿真设计图如图3所示。采用OrCAD／PSpice 10.5软件对LPF1进行仿真设计，得到截止频率为11MHz的低通滤波器。

图3 LPF1仿真设计图

3.2.2 PLL部分

PLL部分主要包括预分频器、分频器、鉴相器、环路滤波器（LPF2）和压控振荡器（VCO）。根据设计需要采用ADF4350［10］，它结合外部环路滤波器和外部基准频率使用时，可实现小数N分频或整数N 分频；具有一个集成VCO，其基波输出频率范围为2200MHz～4400MHz。此外，利用1／2／4／8／16分频电路，可以产生低至137.5MHz的RF输出频率。对于要求隔离的应用，RF输出级可以实现静音。静音功能既可以通过引脚控制，也可以通过软件控制。同时提供辅助RF输出，且不用时可以关断。所有片内寄存器均通过简单的三线式接口进行控制。该器件采用3.0V～3.6V电源供电，不用时可以关断，减小功耗。

采用ADIsimPLL仿真软件对锁相环频率合成器进行仿真设计，可以得到带宽为100KHz的环路滤波器（LPF2）的仿真结果和如图4所示的相位噪声仿真图。

图4 锁相环频率合成器相位噪声仿真图

环路滤波器（LPF2）的电路是锁相环电路中较重要的一个部分，它的性能好坏直接关系到锁相输出的相位噪声和杂散指标。通过仿真优化滤波器可以得到更佳的输出性能，采用OrCAD／PSpice 10.5软件对LPF2的仿真结果进行优化，得到如图5所示LPF2的设计图和仿真结果图。

ADF4350实现的锁相环频率合成器电路如图5所示。ADF4350的外围电路主要由线性稳压器LP5900SD-3.0和环路滤波器（LPF2）等组成。LP5900SD-3.0能提供100mA的输出电流，具有低器件噪声、高电源抑制比、低静态电流和较低的线路瞬态响应。

图5 LPF2设计图和仿真结果图

图6 ADF4350实现的锁相环频率合成器电路图

4 结语

CPT原子频标虽然是一种新型原子钟，但由于其功耗低、体积小和启动快的优点而得到快速发展，在商用通信、军用车、舰、空间星载导航等方面都有极大的应用前景。

通过方案论证，本设计采用DDS激励PLL的频率合成方案产生CPT原子频标所需的3035MHz的合成源，频率稳定、可靠，满足系统高性能、小型化的设计要求，而且该电路通过仿真确定了电路参数，方便快捷，便于优化；通过微控制器控制输出频率，调试简单，性能稳定。采用DDS与PLL相结合的混合结构设计的合成源，综合了DDS和PLL各自的优点，具有优良的技术性能，进一步提高了CPT原子频标标准输出频率的性能。同时，达到了设计小型化的要求，有利于CPT原子频标的便携式应用。

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［10］Analog Devices INC，Data Sheet，ADF4350：Wideband Synthesizer with Integrated VCO，Rev A，2011，4.