C波段频率源设计及性能分析

宋小勇，宋里瑾，王晓远

（中国空空导弹研究院 河南 洛阳 471009）

随着通信技术的不断发展，系统对频率源提出了越来越高的要求。高频段、低相位噪声、高稳定度是频率源的发展方向。本文设计一种C波段的锁相环频率源，具有低噪、高稳定度的特点，并最终应用于C波段的调制系统中。

1 锁相环频率源原理

锁相环是一种相位负反馈系统，它通过鉴相器将压控振荡器与参考振荡源的相位差转变为误差电压，控制压控振荡器的频率，使压控振荡器与参考频率源的相位差锁定在某一固定值[1]。其原理如图1所示。

图1 锁相环频率源原理图Fig.1 PLL frequency generator schematic diagram

2 频率源分析

对本振频率源的基本要求是稳定性高和相位噪声低。常用相位裕度来对锁相环路进行稳定性判决，相位裕度φ由式（1）求得[2]：

其中，H0（jωc）是锁相环路的开环传递函数。在工程应用中，为了满足环路的稳定性要求，相位裕度一般都取40～50°之间[3]。

当环宽小于参考时钟频率的1/20时，可以把电荷泵锁相环看作是一个连续时间线性系统[4]。对其总输出噪声的分析可由各噪声源在输出端的噪声叠加得出，环路的相位噪声模型如图2所示。

图2 环路相位噪声模型Fig.2 Model PLL phase noise

图中 θref，θPD，θlpf，θvco，θdiv分别为参考晶振、鉴相器、低通滤波器、VCO、分频器引入的噪声源。各部分噪声可看成是独立的不相干的噪声源，得到输出噪声功率谱密度函数：

其 中 Sref，SPD，Slpf，SVCO，Sdiv为 各 模 块 的 噪 声 功 率 谱 密 度 ，G（s）是锁相环的开环传递函数，N是环路的分频数。由上式可以看出，分频数越大噪声就越大。在输出频率确定的情况下，提高鉴相频率，可以有效降低锁相环的相位噪声。晶振、分频器和鉴相器噪声源有共同的传递特性，压控振荡器有不同的传递特性。进一步分析可知，PLL对晶振、分频器和鉴相器噪声的闭环传递函数呈低通特性，而对压控振荡器和环路噪声的闭环传递函数呈现高通特性[5]。在设计中需综合考虑器件的特性，合理选择环路滤波器的参数，可以得到满足性能要求的本振频率源。

3 频率源设计与仿真

本设计中鉴相器采用AD公司生产的ADF4107锁相环芯片，芯片内部集成了分频器和电荷泵，能够有效简化电路设计；VCO采用Hittite公司生产的芯片HMC358。该VCO在控制电压范围为1～3 V的时候，输出频率为5.8～6.2 GHz，在所需频率的范围内，因此，使用无源环路滤波器就可以实现所需频点的输出。环路滤波器采用三阶无源滤波器，电路图如图3所示。

图3 无源滤波器电路图Fig.3 Passive loop filter schematic

该滤波器有一个超前因子，可以保证较大的相位裕度，提高锁相环路的稳定性，且电路简单，相较低阶滤波器而言，对鉴相频率的抑制更好[6]。

对本振的最基本的要求是稳定性好和相位噪声低。从这两方面来考虑，在进行环路滤波器的设计时，相位裕度取45°，并且尽可能的提高鉴相频率。使用ADIsimPLL对设计的环路进行仿真，可得其开环频率响应如图4所示。

图4 锁相环开环频率响应Fig.4 PLL open-loop frequency response

可知其相位裕度为45.5°，锁相环路能够稳定工作。

使用ADS对锁相环的相位噪声进行仿真，仿真平台如图5所示。

图5 相位噪声仿真平台Fig.5 Phase noise simulation platform

设定其中主要的参数如参考晶振分频数、输出频率与鉴相频率分频比、鉴相灵敏度及VCO的灵敏度等，可得系统的相位噪声如图6所示。

图6 频率源的相位噪声仿真Fig.6 Phase noise simulation of frequency generator

由相位噪声的仿真可知，本振输出的相位噪声在近端受晶振的影响最大，在10 kHz以内基本取决于晶振的相位噪声，在远端受VCO的影响最大，在3 MHz以外基本取决于VCO的相位噪声。所以在设计中尽可能选用低相位噪声的晶振，可以有效降低本振低端的相位噪声。

取不同的鉴相频率进行仿真，对比输出的相位噪声。以5 MHz和1 MHz的鉴相频率为例，仿真相位噪声，结果如图7、8 所示。

图7 5 MHz鉴相频率时相位噪声Fig.7 Phase noise with 5 MHz phase detector

对比仿真结果，在5 MHz的鉴相频率时，低端的相位噪声要明显优于1 MHz鉴相频率时的相位噪声，在8 dB左右，在远端也有3 dB的优化。所以在设计中鉴相频率取尽可能高的值，可获得好的相位噪声特性。

图8 1 MHz鉴相频率时相位噪声Fig.8 Phase noise with 1 MHz phase detector

4 结束语

该锁相环频率源稳定可靠，相噪特性好，可作为调制系统的本振使用。受限于本振频率，锁相环的鉴相频率不能更高，对相位噪声的优化有限。在电路设计中，对电源的滤波、PCB板的优化设计都能提高频率源的性能。

[1]张厥盛，郑继禹，万心平.锁相技术[M].西安：西安电子科技大学出版社，2003.

[2]陈凌云.C波段频率合成源的研制[D].南京：南京理工大学，2005.

[3]Thompson IV，Brennan PV.Fourth-order PLLloop filtersdesign technique with invariant frequency and phase margin[J].IEE Proc.-Circuits Devices Syst.，2005，152（2）：103-108.

[4]石春燕.射频锁相环频率合成器的分析与设计 [D].南京：河海大学，2006.

[5]Brennan P V，Thompson I V.Phase/frequency detector phase noise contribution in PLL frequency synthesizer[J].Electronics Letters，2001，37（15）:939-940.

[6]Carlosena A，Manuel-Lazaro A.General method for phaselocked loop filters analysis and design [J].IET Circuits Devices Syst.，2008，2（2）:250-256.