一种MASH1-1-1结构∑-Δ调制器设计及应用

潘林杰，王志刚，师奕兵

（电子科技大学自动化工程学院，四川 成都 611731）

1 引 言

随着无线通信技术的迅速发展，作为核心技术之一的频率合成技术，其性能和指标如捷变、低相噪、高频率分辨率等，愈加成为研究的重点[1-2]。在传统的整数频率合成器中，输出频率是参考频率的整数倍，频率分辨率是它的参考频率。要想提高频率分辨率就得减小锁相环的参考频率，但是减小锁相环的参考频率会延长频率转换时间，因此整数频率合成器的频率分辨率和频率转换速度是矛盾的[3-4]。而在小数频率合成器中，它通过切换多模分频器的瞬时分频比N和N+1来实现小数分频，输出频率是参考频率的分数倍，因此可以在高的参考频率下得到高的频率分辨率而不延长频率的转换时间。小数频率合成器虽然解决了整数频率合成器中频率分辨率和频率转换时间的矛盾，但是它存在的另一个缺陷就是引进了尾数调制（或称为量化噪声）问题[5]。

抑制尾数调制的方法有两种，一种是将瞬时相位误差按照一定的转化比例进行D/A变换，通过相加放大器来抵消鉴相器的误差输出，该技术称为模拟相位内插（API）技术。但是由于受到模拟器件水平的限制，内插精度只能达到10-5，而且只有10-3可调范围，对尾数调制的抑制大约70 dB左右[5]。另一种是采用基于MASH结构的∑-Δ调制技术，它能将小数分频产生的量化噪声进行整型，将大部分的量化噪声能量都被推到频率高端，只有小部分噪声能量还留在环路带宽内，这样就可以利用锁相环的模拟低通滤波器滤除小数分频产生的大部分量化噪声[6-8]。

2 小数分频的尾数调制分析

小数分频锁相环的一般原理如图1所示。图中通过一个包括累加器的控制器，按一定规律周期性地更改分频比N和N+1来实现小数分频。设TN表示分频比为N的时间，TN+1表示分频比为N+1的时间，则有：

图1 小数分频锁相环一般原理

式中：Fref——锁相环的参考频率；

N——分频比的整数部分；

F——分频比的小数部分。

图1中，当锁相环锁定时，分频器的分频比不是固定的，而是在N或N+1之间变化。由于输出频率Fout=N.F·Fref，所以当分频比为N时，鉴相器的输入信号Fout/N相位比参考频率Fref相位超前2π.F/N。随着累加器的不断累加，两者的相位差不断增加，直到累加器溢出后，分频器的分频比变为N+1，这时两者的相位差突然降到0，其结果是鉴相器输出呈现阶梯锯齿波形，如图2所示。

图2 普通小数锁相环鉴相器输出

这样一个波动的电压信号加到VCO将会产生频率调制，调制频率fm=0.F·Fref，即小数分频产生尾数调制。由于尾数调制的影响，输出信号的频率中除了载波Fout外还有大量Fout±nfm寄生分量，这将严重影响VCO输出信号的质量。

3 MASH1-1-1结构Σ-Δ调制器分析

由上面的讨论可知小数锁相环输出频率中包含了大量的杂散和寄生分量，因此需要对小数分频产生的尾数调制进行有效抑制。抑制尾数调制的方法有两种，一种是模拟相位内插(API)技术，另一种是采用基于MASH结构的Σ-Δ调制技术。API技术由于受到模拟器件水平的限制，很少被应用。基于MASH结构的Σ-Δ调制技术对小数分频产生的量化噪声进行整形，大部分量化噪声都被推到高频端，只有小部分留在环路带宽内，从本质上抑制了小数频率合成器的尾数调制问题。

该文采用的是基于MASH1-1-1结构Σ-Δ调制器，其结构如图3所示，由三个一阶一位量化器的Σ-Δ调制器组成。与其他结构Σ-Δ调制器相比，其结构更加简单。要实现这个数字调制器，只需要3个加法器和3个锁存器，每一个加法器的溢出是一位的0或者1，控制逻辑简单。

图3 MASH 1-1-1三阶Σ-Δ调制器Z域图

图3中C1（Z），C2（Z），C3（Z）分别是各级调制器的累加器溢出信号，Eq1（Z），Eq2（Z），Eq3（Z）是各级的量化噪声，Z是离散时域中的LaPlace变量，它们的关系式如下所示：

由式（1）可得MASH1-1-1三阶Σ-Δ调制器噪声传递函数：

式中：NTF（Z）——三阶Σ-Δ调制器噪声传递函数；E（Z）——量化噪声（由于每级都是相同的一位量化器，它们的量化噪声都是一样的，用E（Z）来表示）。

由式（2）可得，MASH1-1-1三阶Σ-Δ调制器噪声传递函数NTF（Z）包含3个位于坐标原点的极点，3个位于单位圆上的零点，因此系统是稳定的。

在DC～Fref频带内，量化误差Eq（Z）的方差为1/12，则它的功率谱密度Sq（Z）为1/（12Fref）[5]。设S′q（Z）表示经过MASH1-1-1三阶Σ-Δ调制器后的噪声功率谱密度，则：

式（3）的频域表达式为：

由式（4）可以看出，经过MASH1-1-1三阶Σ-Δ调制器后量化噪声的功率谱密度是频率f的单调递增函数，噪声的能量随着频率f的增加呈指数递增。而当f/Fref很小时，S′q（f）是很小的，几乎可以忽略。

图4是经过MASH1-1-1三阶Σ-Δ调制器整形后的量化噪声功率谱密度分布图，可以明显看出量化噪声的能量大部分被推到高频端，只有小部分留在环路带宽内。图4中的归一化频率是相对于Fref。

图4 整形后的量化噪声功率谱密度分布图

4 MASH1-1-1结构三阶Σ-Δ调制的电路实现

图5即为上述MASH1-1-1三阶Σ-Δ调制器在FPGA中的实现原理图，24位累加器对应（1-Z-1）-1，D触发器对应单位时延Z-1，数字加法器对应求和运算。

图5 MASH 1-1-1三阶Σ-Δ调制器实现电路

在图5电路中，第一级累加器的溢出方式与最简单的小数分频的溢出方式相同，在第一级累加器溢出的那一周期，分频比变为N+1。第一级累加器的余数输出给第二级累加器进行数字积分，在溢出的那个周期，分频比变为N+1，延迟一个时钟周期后分频比变为N-1。第二级累加器的余数输出给第三级累加器进行数字积分，在溢出的那个周期，分频比变为N+1，延迟一个时钟周期后分频比变为N-2，延迟两个时钟周期后分频比变为N+1。

在每个调制参考周期内，分频比Ndiv的变化范围为N+4～N-3。分频比经过数字加法器修正后，最终输出给可编程分频器。例如N为7’h78（十进制为120），F 为 24’h330201（十进制为 3 342849），输出的平均分频比为120.199249339059，其中小数分频比为：

5 结束语

利用Σ-Δ调制技术将小数分频产生的噪声能量推到高频端，然后通过锁相环的低通滤波器滤除是现代频率合成器设计的一个发展方向。基于MASH1-1-1结构Σ-Δ调制器具有结构简单、实现方便、控制逻辑简单的特点，可广泛地应用于A/D转换器和频率合成器。该文利用FPGA来实现Σ-Δ调制器，可以达到降低功耗、缩小PCB面积、节约成本、设计更加灵活方便的目的。

[1]Chen C Y，Ho J J，Liou W R，et al.A 5.2GHz CMOS fractional-n frequency synthesizer with a MASH deltasigma modulator[C]∥MWSCAS.2008：738-742.

[2] Miller B，Conley R J.A multiple modulator fractional divider[J].IEEE Instrumentation and Measurement，1991，40（3）：578-583.

[3]龚 薇，汪道辉.Σ-Δ技术在锁相环频率合成器中的应用[J].微计算机信息，2006，22（102）：96-98.

[4]唐金元，王翠珍.锁相环电路在数字电压表噪声抑制中的应用[J].计量与测试技术，2008，35（5）：6-7，10.

[5] 刘祖深，王积勤.用Σ-Δ调制噪声成形技术实现小数N频率合成器的设计讨论[J].电子测量与仪器学报，2003，17（4）：20-25.

[6] Kratyuk V，Hanumolu P K，Moon U K，et al.A low spur fractional-n frequency synthesizer architecture[C]∥ISCAS.2005（3）：2807-2810.

[7]Riley T A D，Copeland M A，Kwasniewski T A.Deltasigma modulation in fractional-n frequency synthesis[J].IEEE Journal of Solid-State Circuits，1993（28）：553-559.

[8]Wang H，Brennan P V，Jiang D.FPGA implementation ofsigma-delta modulatorsin fractional-n frequency synthesis[C]∥ISSCS.2007，1（13-14）：1-4.