电子元器件封装技术发展趋势

黄庆红

（工业和信息化部电子科学技术情报研究所，北京 100040）

1 概述

近四十年中，封装技术发展日新月异，先后经历了四次重大技术突破。第一次在20世纪70年代中叶，产生双列直插式引脚封装（DIP）技术；第二次在20世纪80年代，以四边引线扁平封装（QFP）为代表的四边引出I/O端子为特征的表面贴装型（SMT）；第三次发生在20世纪90年代，以芯片尺寸封装（CSP）、倒装芯片互连、焊球阵列封装（BGA）为代表的封装技术；第四次发生在21世纪初，以晶圆级封装（WLP）、系统封装（SIP）、晶圆减薄、封装上封装（POP）、晶圆级堆叠封装（ WSP）、方形扁平无引脚封装（QFN）、SON为代表的最新一代封装形式；2010年后，将是嵌入式硅器件、面对面互连（face to face）、超薄封装和穿透硅通孔（TSV）的全新封装时代。全球手机及其他移动电子产品的广泛使用推动了芯片尺寸封装、堆叠芯片封装以及多个封装在一体的PoP封装的应用。高性能处理器、芯片组及少数图像芯片应用推动了倒装芯片封装。存储器、集成无源器件（IPD）、模拟器件和功率器件推动了晶圆级封装的发展。

2 晶圆级封装（WLP）

晶圆级封装是在晶圆上进行大多数封装工艺步骤。它是倒装芯片封装的子集，只是引脚节距和焊料球稍大。它与封装内倒装芯片或板上倒装芯片的主要区别是WLP能够通过标准的表面贴装技术贴装到低成本基板上，而不是像倒装芯片封装使用一个插入板。WLP的优点在于尺寸小、重量轻和优良的电特性。受持续增长的移动设备和汽车应用需求的驱动，晶圆级封装将向I/O数更高和引脚节距更小的方向发展。将蓝牙、FM收音机、TV调谐器和GPS单元整合到一个单独的芯片中将大大增加I/O数量，这是I/O数量增大的主要因素。由于对高I/O数小型封装的需求增加，WLP将会逐渐地占据传统的焊球阵列封装和引线框架的市场份额。过去几年中，引脚节距从0.5mm演变成0.4mm，现在的目标是0.3mm。需要关注的WLP技术趋势包括穿透硅通孔（TSV）、扇出、嵌入式闪存eWLB封装和MEMS封装。图1所示为晶圆级封装示意图。

2.1 TSV用于增加封装密度

某些高密度应用中看到了对TSV的需求。台湾日月光（ASE）公司为晶圆级芯片尺寸封装（WLCSP）制作了一些TSV样品，可以在WLCSP中进行封装上封装（PoP），把另外一块芯片或者WLP组装到WLP之上。将无源器件，包括电感、不平衡变压器、匹配变压器，甚至是电容或电阻集成到WLCSP中以提高设备功能。ASE公司开始在200mm晶圆上制作TSV技术，但仍在研发阶段，尚未大规模生产。

2.2 扇出

ASE从英飞凌得到扇出技术的授权。扇出是WLCSP技术的扩展，目前正处于验证阶段。ASE使用晶圆级工艺，但不是初始硅晶圆，将晶圆上测试后性能良好的芯片切割下来，重新组装到辅助晶圆上，然后按照与硅晶圆相同的方法处理辅助晶圆。这意味着发展到65nm、45nm、32nm的技术节点时，还能够缩小芯片，将部分焊料球置于塑封材料之上，部分置于硅上。它将扩展现有的WLP技术的能力，使之与倒装芯片CSP领域发生重叠。

2.3 嵌入式闪存

用户正将闪存嵌入设备。对嵌入式闪存的要求是只能进行低温工艺。当用户增加芯片的复杂度和密度时，更多的功能被封装进芯片中，且大都使用再分布的方法。与密度增加同时发生的是，一些引线键合焊盘或硅芯片上的焊盘降低到焊点下金属层（UBM）结构之下，因为那里没有了衬垫效应，而是一个高应力集中区域，因此会降低可靠性。增加密度时焊盘下的通孔会导致这个问题，研究人员正试图优化设计，不但在硅芯片级别上，而且在再分布系统结构上，来调节落到高密度器件焊垫下方的通孔。移动电话使用了卡西欧微电子（东京）的贴铜WLP技术。

2.4 嵌入式晶圆级焊球阵列（eWLB）封装

德国英飞凌公司开发了一项嵌入式晶圆级焊球阵列封装技术。此技术可以提高封装尺寸的集成度，将成为兼具成本效益和高集成度的晶圆级封装工业标准。在英飞凌的第一代嵌入式晶圆级焊球阵列技术基础上，意法半导体和英飞凌携手先进三维封装解决方案供应商STATS ChipPAC，合作开发下一代eWLB技术，主要方向是利用一片重构晶圆的两面，提供高集成度、多接触单元数量的半导体解决方案。2008年年底推出样片，2010年初开始量产。 eWLB技术整合传统半导体制造的前工序和后工序技术，以平行制程同步处理晶圆上所有的芯片，从而降低制造成本。

2.5 MEMS封装向晶圆级发展

MEMS产业已经酝酿向晶圆级封装技术转变，这一转变的部分驱动力来自于越来越多的晶圆代工厂涉足于MEMS领域，部分驱动力来自从Φ150mm到Φ200mm晶圆的转变。当前的MEMS封装市场主要由硅通孔和晶圆级封装技术驱动，使用硅通孔的晶圆级封装可以在一个晶圆上封装大约5 000个传感器，这一数据在未来还会增加。加速度计广泛应用于iPhone或Wii游戏机中，其中的惯性传感器面积只有5mm2～7mm2。目前存在很多种类的MEMS应用，每个类别的MEMS功能产品，比如陀螺仪、微镜、RF、微探针、压力传感器、微流体和生物医学器件都可进行标准封装。在未来的MEMS产业中，使用三维晶圆级封装对MEMS器件进行封帽操作将占很大一部分。这一领域最积极的参与者是那些已经拥有200mm Fab或计划转型的公司，这包括博世（Bosch，德国）、意法半导体（STMicroelectronics，瑞士）等IDM公司，Silex（瑞典）、TMT（Touch Micro-system Technology Corp.台湾）和Dalsa（加拿大）等MEMS代工厂以及日月光（ASE，台湾）、精材科技（Xintec，台湾）和Nemotek（摩洛哥）等提供封装服务的公司。

朝着MEMS-CMOS兼容的方向，目前已经开发了一些关键技术，包括使用XeF2刻蚀或O2等离子刻蚀，在CMOS工艺中实现有效结构释放的低温、无损伤表面微机械工艺，在CMOS晶圆中采用这些工艺可以有效集成MEMS器件，同时单个芯片可以在晶圆级使用TSV进行封装，因而最终的封装也会变得更简单。将ASIC与MEMS集成在单个芯片上，将会降低成本和封装尺寸，同时在集成方面也实现了真正的突破。可以容纳机械、电子、微波、热、光和化学功能的封装用的标准CAD工具有待开发。

3 多芯片封装（MCP）

单芯片封装与多芯片封装是芯片架构的两个发展趋势，前者定位成熟技术的大规模应用，后者则主要针对某项技术或者其发展的开始阶段。MCP适用于市场规模小，技术又不太稳定的情况。

2009年11月，三星电子开发出世界上最薄的多芯片封装结构，厚度仅为0.6mm，用于32Gb存储器。它仅为通常8个堆叠芯片存储器封装厚度的一半。此种先进的封装技术可用在存储器的封装中，非常适用于高密度多媒体手机及其他移动装置使用。在当今移动环境下，减薄尺寸是主流。此种新的超薄封装结构，厚度仅0.6mm，将8个（称作octa芯片封装）30nm工艺的32Gb的NAND闪存芯片封装在一体，其中每一个芯片仅15 μm厚。此种新的超薄工艺突破了传统技术在操作厚度30 μm以下时的极限。15 μ m厚度表示与过去的封装相比可以增加一倍的容量，由此可大幅度降低封装后芯片的重量。超薄的封装型式，能满足高密度、小体积的移动产品需要。封装后高度小于1mm时将给许多电子产品提供更大的设计自由度。

4 系统封装（SIP）

SIP 是将不同工艺制作的多种IC芯片、无源元件（或无源集成元件）、天线、光学器件、生物器件以及微机电系统（MEMS）组成的系统功能集中于单一封装体内，构成一个微系统器件，实现系统集成。SIP 实际上是多芯片封装（MCP）或芯片尺寸封装（CSP）的进化，利用叠层芯片和穿透硅通孔等互连技术，实现三维封装，可称其为层叠式MCP、堆叠式CSP。SIP封装更适用于低成本、小面积、高频高速以及生产周期短的电子产品，比如功率放大器、全球定位系统、蓝牙模块、影像感测模块、记忆卡等可携式产品。

SIP可将不同工艺、材料制作的芯片封装成一个系统，甚至可将Si、GaAs、InP 的芯片组合一体化封装，有很好的兼容性。可实现嵌入集成化无源元件的组合，无线电和便携式电子设备中的无源元件至少可被嵌入30%～50%。SiP 与系统级芯片（SOC）相比较具有如下优点：

（1）可提供更多新功能；

（2）多种工艺兼容性好；

（3）灵活性和适应性强；

（4）低成本；

（5）易于分块测试；

（6）开发周期较短。

SOC 和SIP二者互为补充，一般认为SOC 主要应用于更新换代较慢的产品和军事装备等要求高性能的产品，SIP 主要用于换代周期较短的消费类产品，如手机等。SIP 在合格率和计算机辅助设计方面尚待进一步提高。到2010年预计SIP的布线密度可达6 000cm-2,热密度达到100W·cm-2，元件密度达5 000cm-2，I/O密度达3 000cm-2。系统级封装设计也像SOC 的自动布局布线一样，朝着计算机辅助自动化的方向发展。Intel公司最先进的SIP技术已将五片叠层的闪存芯片集成到1.0mm的超薄封装内。日本东芝的SIP目标是把移动电话的全部功能集成到一个封装内。富士通公司已生产出8 芯片堆叠SIP，将现有多芯片封装在一个堆叠中。

5 三维叠层封装（3D Stacked Packaging）

芯片尺寸封装和晶圆级封装已经达到水平尺度极限，利用Z向垂直空间是3D叠层封装的目标。与系统级芯片相比，三维叠层封装具有成本低、生产周期短、设计灵活性强的优点，它消除了在单一硅芯片上集成不同类型器件的困难。典型的晶圆级三维叠层管芯封装工艺步骤是将含有小管芯的硅片键合、减薄、管芯间互连、成型最后封装。穿透硅通孔使得叠层有效，晶圆减薄是另一项必需技术，可以获得较短的TSV以及可控的叠层尺寸。通过层叠2个以上的IC芯片，三维封装实现了功能集成。比如，手机内电子器件采用三维封装，将闪存、SRAM和存储器封装到一起；存储器卡、PDA、蓝牙和其他便携产品都采用了三维封装。三星电子开发出芯片三维封装技术，将穿透硅通孔和晶圆级封装相结合，垂直层叠了8个50μm的2Gb NAND闪存芯片，高度为0.56mm，此封装技术将用于高性能系统封装。2010年，市场上将出现可直接连接微处理器的5层单片3D集成电路，两个72Mb存储器件叠层在一起再与微处理器集成。

6 封装发展趋势

未来集成电路技术，无论是其特征尺寸、芯片面积和芯片包含的晶体管数，还是其发展轨迹和IC封装，发展趋势都是芯片规模越来越大，面积迅速减小；封装体积越来越小，功能越来越强；厚度变薄，引线间距不断缩小，引线数越来越多，并从两侧引脚到四周引脚，再到底面引脚；封装成本越来越低，封装的性能和可靠性越来越高，单位封装体积、面积上的IC密度越来越高，线宽越来越细，并由单芯片封装向多芯片封装方向发展。

先进封装技术在推动更高性能、更低功耗、更低成本和更小形状因子的产品上发挥着至关重要的作用。晶圆级芯片尺寸封装（WCSP）应用范围在不断扩展，无源器件、分立器件、RF和存储器的比例不断提高。随着芯片尺寸和引脚数目的增加，板级可靠性成为一大挑战。系统封装（SIP）已经开始集成MEMS器件、逻辑电路和特定应用电路。MEMS应用覆盖了惯性、物理、RF、光学和生物医学等领域，这些应用要求使用不同种类的封装，比如开腔封装、过模封装、晶圆级封装和一些特殊类型的密闭封装。使用TSV的三维封装技术可以为MEMS器件与其他芯片的叠层提供解决方案。TSV与晶圆级封装的结合可以获得更小的填充因子，潜在应用领域包括光学、微流体和电学开关器件等。