一种高速双极工艺的ESD设计优化

徐佳丽，杨阳，周远杰

（中国电子科技集团公司第二十四研究所，重庆 400060）

引言

高速双极工艺由于器件特征频率高，能够较好地满足运算放大器、比较器、接口电路等高速电路的性能要求。国内某公司开发的12 V高速双极工艺在投入运用初期抗静电能力通常只能达到500 V左右。受静电影响，电路特性表现为：电流增大，失调电压、延迟等交流参数超差。1000 V静电试验后，参数进一步恶化，远达不到2 000 V的静电目标。为此，我们迫切需要基于该工艺开展静电的优化及平台建设。除ESD设计窗口[1]外，本文重点从击穿电压、击穿电流、版图设计等方面进行了分析与改进。

1 原工艺库静电单元

双极工艺中常见的静电保护有集电极-发射极组态和基极-集电极组态的双极型晶体管，由基极-集电极或发射极-基极组态的二极管也常用于静电保护。

该高速双极工艺库中仅仅提供了两种静电保护结构：①用于IO端的普通BC结二极管；②由BE短接构成的用于电源嵌位的横向NPN管，其回滞电压相对小些，本质上也是BC结构二极管。BC结的击穿电压普遍在35 V左右，针对12 V的工作电压，击穿电压偏高，不利于静电泄放。

2 静电单元优化

2.1 三极管击穿特性分析

针对原工艺静电标准库中的BC结二极管不满足要求，我们分析了该工艺三极管的击穿特性，NPN管中的n111y6、n6gcy16，其BVCBO和BVCEO分别约43 V和16.6 V；PNP管中的pv121y4、pv463y12，其BVCBO、BVCEO分别约24 V、13 V。对12 V的工作电压，上述无论N管还是P管，作静电保护用时VCBO均偏高，而BVCEO则相对适合，且N管的BVCEO设计余量更足，P管的略微偏小。对NPN管的CE结构进行TLP测试，特性曲线如图1所示。

图1 NPN管CE结的TLP曲线

从图1看， 该工艺NPN管CE结的触发电压约17 V，二次击穿电流[2]1.2 A以上，用作2 kV（HBM）的ESD保护具备了一定可行性。

2.2 二极管与CE结并联的ESD结构

以某比较器的静电设计为例，如图2所示，二极管为BC结二极管，I/O反向击穿时，CE结先于二极管击穿；当I/O电压低于VEE时，二极管正向压降约0.7 V，而VECO≈4 V，二极管先于EC结导通，为主要的静电泄放路径。因此该项目所有I/O端（IN+、IN-、OUT+、OUT-、latch）和电源轨间（VCC到GND、VCC到VEE间）的静电保护，均在原静电标准库的BC结二极管基础上，并联了一个NPN管CE结构。

图2 二极管与CE结并联的ESD结构

采用图2的静电结构进行了设计和测试摸底，结果是：选取的6只电路进行静电试验，在1 500 V静电均合格，抗静电能力得到明显提升，但仍达不到2 kV的目标。表现为在2 000 V静电试验后，其输入偏置电流、输入失调电压、逻辑端输入偏置电流等参数明显超标。

2.2.1 OBIRCH分析

通过对2 000 V静电后失效样品进行OBIRCH（Optical Beam induced Resistance Change）试验，分别在latch到VEE和IN+到VEE加5 V电压，在显微镜下观察热点和电流流向。试验发现发热点均来自于IN+端和latch端的CE结构静电保护管，如图3。

图3 OBIRCH试验观察到的电压热点

2.2.2 静电损伤部位的版图分析

图3的CE结构静电保护版图为首次设计版本，直接调用了工艺库中NPN管版图，如图4。

图4 NPN管子的版图

图4中，集电极C共6条，每条M1（一次铝）宽2.6 um。通过3条7.2 um的M2（二次铝）连通。而发射极E共12条，每条M1宽1.4 um，通过6条8.4 um的M2连通。M1、VA（通孔）、M2分别为一铝、通孔、二铝。

因为所有电流先经过M1再通过VA到M2，所以电流能力每层均需考虑，最大电流能力按M1、VA、M2三者中能力最弱的计算。 M1、M2的电流密度125 ℃为2 mA/μm，VA的电流密度为0.25 mA/μm周长，则C和E的最大电流能力分别为31.2 mA、33.6 mA（均按M1）。

图4中的NPN管C、E上下两排布局，各叉指不是并排布局，远端、近端距离将近30 μm，存在远、近端叉指的电流分配不均，大部分电流优先流入/流出靠近PAD的叉指，因此C条、E条最大电流能力分别＜31.2 mA、＜33.6 mA。

2 kV（HBM）ESD峰值电流约1.3 A[3]，按5 %的占空比计算，最大稳态电流约65 mA。因此，图4的C、E条电流能力均满足不了65 mA电流要求，故造成了图4所示的发热烧毁点。

2.2.3 CE结静电版图的改进

为进一步提升CE结的静电保护能力，我们提出了两种改进方案：

方案1：增加CE结面积

输入/输出端采用双CE结静电结构的NPN管，即由2个NPN上下拼接而来，每个NPN的远近端距离达129 μm，如图5所示。通过流片、静电测试摸底知，该方案改进效果不明显，抗静电依据达不到2 kV。

图5 双CE结NPN管的标准版图

原因是该方案版图面积虽增大2倍，但抗静电能力并非增加2倍。PAD放于图5的上端或下端，这样，靠近PAD的叉指分配的电流远大于远端的电流。最乐观估计其版图抗静电能力增加可能最多接近2倍，即C、E最大电流能力仅有31.2×2 mA、33.6×2 mA。

方案2：改进CE结构版图

在力求静电管版图简洁、寄生小和方便连线的基础上，我们将标准库的NPN管n111y6进行了改造。考虑基极悬空的VCEO击穿时基区上有电流通过[4]和最大限度保证保证管子n111y6的特性不变，我们在保证E、B、C三极间距和图形关系不变的情况下，将E、C、B的面积均增大到3×70 um，确保击穿电压和抗静电电流能力满足要求。改造后的1E1C1B结构取名n111y6_3×70，如图6所示。

图6 改进后的CE结静电版图

所有I/O端到VEE，latch到GND和到VCC的CE结构均只用1个n111y6_3×70。VCC到VEE共2个n111y6_3×70。经过设计、流片和静电试验及电测试知：本方案静电达到2 kV要求，在2.6 kV下各项交直流参数均变化很小。

3 工艺静电单元平台搭建

在上文分析改进设计基础上，我们进一步搭建了12 V高速双极工艺的静电单元平台，为后续项目的直接引用奠定良好基础。建立了多个静电测试单元，包括原标准库单元和自行构造的静电单元，如图7所示。

图7 静电单元组合版图

静电单元组合中包含了原标准库单元（静电二极管、电源嵌位、肖特基二极管）和改进的静电单元（n121y4_1p5×35、n121y4_3×35、n121y4_4p2×35、n111y6_3×70、2个n111y6_3×70并联、pv121y4_3 ×70、n6gcy16_redesign和2n6gcy16_redesign）。注：单元名后缀数字表示发射极尺寸，_redesign表示将原工艺多排布局的标准管子改为单排布局。

通过流片后TLP测试知：n111y6_3×70静电单元静电能力最佳，该结构已先后应用于某视频多路复用器、某高性能输入输出轨到轨运算放大器、某抗辐照运算放大器、某宽带对数放大器等项目的静电保护，其ESD（HBM）能力达2.6 kV以上，而对频率等交流参数几乎无影响。

综上，我们形成了该高速双极工艺的静电单元库如表1所示。

表1 某12 V高速双极工艺的静电单元

4 结论

基于自主高速双极工艺的NPN管BVCEO特别适合于ESD设计窗口，I/O端和电源嵌位的静电保护采用二极管与CE结的并联结构后，可大大提升静电效果。

ESD单元的版图设计也是重要的一环，需特别注意电流的走向和电流的均匀性，不合理的布局布线可能只是增加面积而非真正提高抗静电能力。本文提出的C、E极宽均为3×70um的NPN管其CE结静电保护能力达到2 kV以上，完善了该工艺静电平台的建设。对2 kV HBM ESD，建议静电总线宽度60 um以上，在面积允许的情况下采用多层金属堆叠效果更佳。