基于单片机的SRAM 测试系统设计

吴海平，杜凯，黄菊莲，何海莹，李燕

（西安西谷微电子有限责任公司，陕西西安，710124）

0 引言

静态随机存储器（SRAM）是数字处理、信息处理、自动控制设备中的重要组成部件，被广泛应用于航天器的控制系统中。自20 世纪70 年代初以来，我国对静态随机存储器的研究已取得了较大的进展，产品性能向着高速、高集成方向发展，但在产品功能强大的同时，也增加了存储器件产品的复杂性，使得器件在研制、鉴定和质量保证过程中所能提供的元器件信息数据尚不能充分表征其功能、性能、质量可靠性和环境适应性，难以充分指导用户使用。而存储器的结构特殊性决定了该类芯片不能采用传统的直接物理检测，目前可行的办法就是对存储单元的状态进行不断地读写，然后与正确的存储单元的状态进行比较，因此选择一个有效的测试算法尤其重要。本文中通过March C+算法，以单片机构建SRAM HRSR88512J 的应用测试电路对存储器进行应用测试，对其在应用环境下的功能、性能、质量可靠性进行测试与分析。

1 March C+算法

当使用传统的测试算法对存储器进行故障检测时，需要完全遍历全部存储单元时，则会导致测试时间变长，并且传统的存储器测试算法会使复杂度增加。例如，乒乓测试算法（GALPAT 算法）和棋盘算法（CHECKERBOARD 算法）在对存储器进行测试时，同一块1024×32bit 的存储器，在时钟周期为50ns 下乒乓测试算法需要200 小时完成，棋盘算法需要花费1000s 即可完成。由于传统的测试算法对存储器的测试时间长，且故障覆盖不完全，因此，本设计中选择March 算法中March C+算法来进行存储器的测试。

March 算法广泛应用于各类嵌入式存储器的测试中，是一种良好的嵌入式存储器测试算法。March 算法的实现原理是利用有限状态机对存储器单元的所有地址按照升序或降序进行读/写0 和1 操作。March 算法由不同March元素集成，达到对测试数据集合的覆盖。其中March 元素由地址变化顺序、读写操作和数据背景三部分组成。算法集合由式(1)所示。

该算法集合解释如下：

首先通过对全阵列单元进行初始化，做写0 操作；接着按地址升序的方式，对每个地址单元进行读操作，预期读出0，紧接着对存储器进行写1 操作；再接着按照地址升序的方式，对每个地址单元进行读操作，预期读出0；紧接着对存储器进行写1 操作；再接着按照地址升序的方式，对每个地址单元进行读操作，预期读出1，紧接着存储器进行写0 操作；然后按照地址升序，对全阵列单元进行读操作，预期读出0；最后按照地址降序的方式重复。该算法测试时间为11N，能够检测出硬件固定故障、部分耦合数据故障以及地址译码出错问题。

March C+算法属于改进型March C 算法，在对SRAM存储器进行内建自测试时，March C+算法是经常使用的一种。它具有较高的故障覆盖率，能检查出写破坏故障WDF、转换故障TF、读破坏故障RDF 以及部分的耦合故障CF，并且它对存储器的测试时间较短，且故障覆盖更为全面。算法集合由式(2)所示。

在存储器的测试中March C+算法的测试复杂度为14N，其测试步骤为：

(1) 以任何地址顺序项存储单元写入0 操作，即M0↑↓(w0);

(2)从存储器中最低地址按升序地进行操作，向存储器读0 操作（预期所读取的值为0），并在该地址进行写1 操作，然后再对该存储单元进行读1 操作，即M1↑(r0,w1,r1)；

(3)从存储器中最低地址按升序的操作，向存储器读1操作（预期所读取的值为1），并在该地址进行写0 操作，然后再对该存储单元进行读0 操作，即M2↑(r1,w0,r0)；

(4)从存储器中最低地址按降序的操作，向存储器读0 操作（预期所读取的值为0），并在该地址进行写1 操作，然后再对该存储单元进行读1 操作，即M3↓(r0,w1,r1)；

(5)从存储器中最低地址按降序的操作，向存储器读1 操作（预期所读取的值为1），并在该地址进行写0 操作，然后在对该存储单元进行读0 操作，即M4↓(r1,w0,r0);

(6）以任何地址顺序读出所有的存储单元，即M5↓(r0)}。

March C+算法能够检测出硬件固定故障、转换故障、部分耦合数据故障以及地址译码出错问题。较March 算法故障覆盖率明显提高，因此，本测试系统所选用March C+测试算法。

2 测试系统硬件电路设计与实现

■2.1 系统硬件设计

由于SRAM 88512J 静态随机存储器为512K×8M 存储空间，地址位有19 位，工作电压5V，这对其在电路设计中与其进行数据存储的单片机型号有一定的限制。在本设计中选用LC8051F500 控制器，该控制器供电电源范围宽，系统工作频率最大可达50MHz，满足对SRAM 的时序控制要求，系统硬件结构框图如图1 所示。

图1 系统硬件结构框图

本测试系统主要包括两部分：MCU 控制部分与待测器件部分。MCU 控制部分搭载LC8051F500 控制器最小控制系统以及外围控制电路，待测器件部分主要为SRAM 的外围匹配部分。控制板包括按键电路、灯效指示电路、串口电路。

■2.2 MCU 控制电路设计

LC8051F500 控制电路图核心电路采用内部晶振提供工作频率源，在外接口部分上包括主要包括LED 灯效接口、串口接口、按键接口、C2 接口、静态随机存取存储器通信接口等，其中芯片电源引脚采用小电容0.1μF 加10μF 钽电容滤除高频噪声干扰。

本设计中以SRAM 88512J 静态随机存储器为待测试器件，进行测试时不仅需要对其故障进行测试，同时需要对其控制时序进行测量。时序测量中包括读周期时序1（地址控制）、读周期时序2（片选和使能控制）、写周期时序1（读写信号控制）以及写周期时序2（片选功能控制）。为满足故障测试和时序测试的兼容性，在本系统中设计6 个独立按键，分别由LC8051F500 的6 个IO 控制，其中1 个按键用于控制March C+算法的控制输出；另外5 个按键分别用于控制MCU 输出不同的控制信号用于对器件的相关时序测试量。

RS232 串口通信电路主要是系统可以通过上位机对LC8051F500 通信功能，便于在测试过程中通过上位机进行测试数据采集。本设计的串口通信芯片选用MAX3232 器件。MAX3232 采用专有低压差发送器输出级，利用双电荷泵在3.0V～5.5V 电源供电时能够实现真正的RS-232 性能，器件仅需四个0.1μF 的外部小尺寸电荷泵电容。

■2.3 SRAM 测试电路设计

SRAM 电路如图3 所示。

图3 SRAM 电路

本测试系统中待测器件HRSR88512J 是一个4M 的CMOS 静态RAM，是一款低功耗的CMOS 静态随机存取存储器。在供电接口上接入0.1μF 小电容加10μF 钽电容滤除高频噪声干扰。在其数据、地址、控制管脚上接入测试点，在进行系统测试过程中，可通过外部接入测量仪器探测对应的接口信号。

■2.4 系统测试实现与分析

本系统通过C 语言进行软件代码编写，主要实现March C+算法集合的控制编写，此部分为本测试系统的核心；March C+算法主要用于SRAM 在功能性能上的测试，对于一些时序参数的在测试过程中不便通过仪器检测，因此在本设计中加入了按键控制，通过软件代码编写，赋予按键不同的功能，便于SRAM 的时序参数的测试。

在March C+算法对存储器进行故障测试时，先通过读写操作来敏化存储单元的操作序列，在通过读操作来检测该存储器的存储单元是否有故障，算法中会有多次读操作，将其标记R0、R1、R2…RN-1(N 为读操作次数)，在每一次读操作中如果检测出错误则错误标记位加1，如没有检测出错误则正确标记位加1。

通过March C+算法对SRAM 的测试结果如图4 所示。在常温状态下，通过上位机软件对测试数据进行监测，对本文式(2)中读操作的检测结果进行显示，测试结果表明，本测试系统实现了对March C+算法的实际应用，实现了对静态随机存储器SRAM HRSR88512J 的性能参数测试。

图4 March C+算法测试结果

本测试系统还在不同环境下如高温、低温环境等对SRAM 进行了测试，测试结果表明在不同环境下March C+算法都可对SRAM 进行功能性能测试，这里不再赘述。

3 结语

本文设计了基于单片机的SRAM 测试系统，通过March C+算法对其在应用环境下的功能、性能、质量可靠性进行测试，研究了在特定环境下元器件的性能参数进行了分析和讨论，研究结果表明，对其进行了全覆盖功能测试、全时序参数测试、电参数测试进行了全覆盖，测试结果符合宇航应用要求。这些研究结果对静态随机存储器在特殊应用环境下的使用具有重要意义。