采样时钟保持模式对数字接收机的影响分析

成章，蔡春霞，江威，陈兴

(电子信息控制重点实验室,四川 成都 610036)

0 引言

数字接收机通常采用FFT 处理进行参数测量，在采样时钟频率偏差时会影响信号参数测量误差，其基本机理是FFT 处理时的频谱泄漏及栅栏效应受FFT 长度、信号频率、采样频率间关系影响，在FFT 长度固定，对同一输入信号，采样频率的扰动将导致参数测量结果变化。因此数字接收机设计时钟系统是关键，稳定的时钟系统对参数测量至关重要[1-3]。

本文给出基于双锁相环时钟芯片的多通道数字接收机的时钟系统设计，通过理论仿真和工程验证，分析了双锁相环时钟在第一级锁相环失锁后进入频率保持模式时输出频率的变化及对多通道数字接收机的幅度、频率、相位参数测量影响，并通过补偿措施进行了有效补偿。

1 双锁相环时钟典型应用

在多通道数字接收机，尤其是宽带多通道数字接收机中，通常采用ADC+FPGA 实现多通道中频/射频信号的采集及频域处理，为满足ADC 的低抖动采样时钟要求以及基于JESD204B 总线的多通道ADC 之间同步采集要求，采用支持JESD204B 协议并具备时钟抖动净化功能的双锁相环时钟芯片（如TI 公司的LMK04828芯片、ADI公司的HMC7044等）为ADC提供采样时钟[4-6]。典型实现原理框图如图1 所示。

图1 典型多通道数字接收原理框图

本文以TI 的LMK04828 为例，分析这类双锁相环时钟频率保持模式对数字接收机影响。

本文所述典型采集系统时钟锁相环第一级（PLL1）接外部100 MHz 参考时钟，采用外部VCXO（125 MHz 压控晶体振荡器）及窄带环路滤波以降低抖动、提升相噪性能，给第二级锁相环（PLL2）提供一个高精度、低噪声的参考时钟，使其工作在一个较大的环路带宽。

频率保持模式是PLL1 具备的功能，当PLL1 失锁时，该模式使时钟芯片继续输出VCXO 调谐电压，保持第二级锁相环输出时钟在较小的误差范围内，从而保证系统能够继续运行。

本文示例中，LMK04828 的基本配置如图2 所示，PLL1 采用2 阶RC 环路滤波，PLL2 采用4 阶RC 环路滤波。

图2 LMK04828 两级环路滤波设置

PLL1的环路波特图如图3（a）所示，环路带宽约58Hz，相位裕量约70°。PLL2的环路波特图如图3（b）所示，环路带宽约5.1kHz，相位裕量约71°。

图3 环路波特图

2 双锁相环时钟工程应用问题

2.1 频率偏差分析

时钟芯片通常提供锁定指示信号来指示锁相环是否锁定，锁定后频率偏差较小，对应用影响可以忽略。

如LMK04828 提供相应的寄存器来设置数字锁定指示的频率准确度，如式（1）所示：

设计PLL1 鉴相频率为fPD1=1 MHz，锁定窗口PLL1_WND_SIZE=43 ns，当满足连续PLL1_DLD_CNT=8 192 个鉴相周期频率准确度均不大于设定的门限值时，锁定指示PLL1_DLD 将置为高电平，通过式(1)设定的PLL1 锁定频率准确度门限值为5.25 ppm。

设 计PL L2 鉴相频率为fPD2=12.5 MHz，锁定窗口PLL2_WND_SIZE=3.7 ns，鉴相周期个数PLL2_DLD_CNT=8 192，则PLL2 锁定频率准确度门限值为5.65 ppm。

如前文所述，PLL1 的环路窄，虽然在设计上尽量保证其环路自身稳定性，但其锁定状态还受外部参考时钟、VCXO 及供电状态等因素影响，容易失锁。PLL1 失锁，进入频率保持模式，将带来时钟频率偏差。

例如，当参考时钟由于某些原因丢失或者出现比较大的频率误差时，PLL1 的鉴相误差超过PLL1_WND_SIZE，PLL1_DLD 为低，即指示PLL1 失锁，触发LMK04828 进入频率保持模式。

可以预先设定频率保持模式中VCXO 的调谐电压，确保在PLL1 失锁进入频率保持模式以后PLL2 有稳定的输入参考，此时，PLL2 输出频率的准确度取决于VCXO 的频率准确度。以型号为VX-705-125 MHz 的VCXO 为例，设计调谐电压值为1.638 4 V，由其电压频率特性图（如图4 所示）可得VCXO 的频率稳定度约为122 ppm[7-8]。

图4 VX-705-125 MHz 的电压频率特性

在频率保持模式时VCXO 频率偏差为122 ppm×125 MHz=15.25 kHz。经过锁相环内部分频、倍频最终影响输出采样时钟，以输出1 GHz 采样时钟为例，采样频率频偏为122 kHz。

2.2 参数测量误差及补偿仿真分析

数字接收机通常采用FFT 处理后进行信号的幅度、频率、相位参数测量，其中相位一般不用初相，而是以一个通道为参考，取其余通道与参考通道的相位差值。

采用FFT 进行频谱分析中，幅度谱是离散谱线，当分析点数为N，采样频率为fs时，谱线间隔为fs/N(即频率分辨率)，如果输入信号对应某一谱线时，则通过FFT 得到的频率、幅度和相位是准确的，否则将产生频率、幅度和相位误差[9-14]。

设信号为：

式中fin为信号频率，n 为采样点，fs为采样时钟频率，fd0为采样时钟频偏。假设采样时钟频率fs为1.0 GHz，设置采样时钟频偏fd0的仿真范围为±5 MHz，不失一般性，在第一、二奈奎斯特区分别选择一个信号进行仿真，信号fin1、fin2频率分别为387.213 MHz、516.223 MHz，信噪比14 dB，采样点数及FFT 长度1 024点，计算峰值频谱幅值。仿真结果如图5 所示，幅度波动最大约1.5 dB，呈周期特性。

图5 采样时钟频偏对幅度的影响(fd0=±5 MHz)

采样频率偏移对频率测量影响仿真如图6 所示，由于FFT 处理后输出离散频谱，峰值出现在k×fs/N处，k为整数。因此，对于非fs/N 整数倍输入的频点，fin≈k×fs/N,因此，采样频率变化导致测量频率波动范围为±fs/2N，即图6 中所示仿真的波动为±0.488 MHz。

图6 采样时钟频偏对频率测量影响

采样频率偏移对相位测量及相位差测量影响如图7 所示，由于各通道采样频率相同，采样频率变化对多通道接收机各通道的相位影响一致，因此各通道间相位差不受采样频率变化影响。在数字接收机应用中（如相位干涉仪应用）通常通道间相位差信息更为重要，相位差对应于各通道接收信号的波程差，用于解算信号到达角度。

图7 采样时钟频偏对相位差测量影响

通过对主瓣内谱线进行校正，可以得到主瓣中心位置，补偿频谱泄露和栅栏效应引入幅度误差，得到与采样频率细微偏移解耦的幅度值。在补偿采样频率的偏移后，可以比直接求峰值获得更精确的频率。

FFT 频谱分析通常需对输入信号加窗处理，以汉宁窗为例，采用重心法校正的校正系数如式（3）所示[15]：

其中，Δk为校正值，k为FFT变换后信号谱线序号，Yk、Yk+1、Yk-1分别为序号k 及其左右相邻谱线的幅度。

校正后的频率见式（4）：其中f＇s为包含频率偏移的采样频率。

图8 所示为校正前后频率测量对比，校正后频率测量均方根误差为0.006 2 MHz。

图8 校正前后频率对比

校正后幅度如式（5）所示：

图9 所示为校正前后幅度测量对比，校正后的幅度测量均方根误差为0.0703 dB。

图9 校正前后幅度对比

同样，对第二奈奎斯特区信号fin2进行校正，校正前后幅度、频率均方根误差如表1 所示，校正效果良好。

表1 fin2 参数校正前后对比

2.3 工程验证

搭建如图1 所示验证系统，在PLL1 发生失锁后，进入频率保持模式，时钟芯片将以VCXO 输出的频率作为PLL2 的参考，导致其输出给ADC 的采样时钟出现细微偏差，在FFT 处理长度、输入信号频率不变的情况下，采样频率的变化导致频谱泄漏与栅栏效应影响与原状态出现偏差，幅度测量、频率测量出现波动，而相位差由于是相对值，基本不受影响。

如图10所示，PLL1在300s处失锁，系统输出的频率在300 s 处小幅度阶跃跳变。

图10 PLL1 失锁对系统输出频率的影响

如图11 所示，受失锁影响，各通道的幅度也在300s 处有小幅度阶跃跳变。

图11 PLL1 失锁时对系统输出的幅度的影响

通道2～4 与通道1 的相位差并没有受到PLL1 失锁影响，如图12 所示，相位差均方根误差分别为1.511°、1.959°、1.987°、1.953°，与频率保持模式前基本一致（受采样时钟相噪变化影响，均方根误差出现细微差别）。

图12 PLL1 失锁对系统输出相位差的影响

校正后频率如图13 所示，在正常模式与频率保持模式切换时对测试结果影响消除。

图13 校正后频率

校正后幅度如图14 所示，各通道幅度跳变消除。

图14 校正后系统输出的各通道幅度

3 结论

本文分析了双锁相环时钟在频率保持模式时输出频率偏差的影响因素，计算了典型应用场景下输出频率的偏差。仿真确定了采样时钟偏差对多通道数字接收机参数测量的影响边界范围，并采用校正算法对参数测量结果进行补偿校正，效果良好，使参数测量与采样频率偏差解耦。最后通过工程验证，得出了与仿真分析一致的结果，具备推广应用的可行性。