适用于TEM 原位表征的双温区密封腔芯片研制∗

谢 君，李嘉嘉，卢子煜，朱炯昊，贺龙兵，孙立涛

(东南大学电子科学与工程学院，江苏 南京 210096)

1 原位电子显微技术

透射电子显微镜(Transmission Electron Microscope，TEM)是表征分析低维材料结构和物性的重要工具，已在多个学科领域得到广泛应用。借助于球差矫正和色差矫正等技术，TEM 可实现原子级空间分辨率。再结合先进的能谱技术，可实现认知材料晶体结构、形貌、元素分布与其物性、功能之间的本征关联。

近年来，随着TEM 技术的发展，研究人员已不再满足于对材料结构的静态表征，如何在TEM 中观察材料在使役条件下的动态演化已成为重要的技术发展方向。在该趋势下，基于TEM 的原位表征技术得到了快速的发展和应用。当前，研究人员已成功在TEM 中引入力[1]、热[2]、光[3]、电[4]等物理场激励，实现了在这些场激励条件下原位观察材料的结构、物性演化动态过程。这极大深化了研究人员对材料功能物性的认知，拓展了TEM 的功能和应用领域。虽然原位TEM 技术正处于高速发展阶段，但由于其腔体通常要工作在高真空环境下，因此在涉及气氛反应的原位技术领域一直面临挑战。如何在TEM 中构建常压/高压气氛环境一直没有得到很好的解决。当前技术条件下，在TEM 中实现气体引入的方法有两类:一类是设计可搭配样品杆使用的芯片[5]，另一类是在TEM 的腔体中构建特殊气体差分腔结构，例如环境透射电镜(Environmental Transmission Electron Microscope，ETEM)[6]。ETEM 的优点是可实现高分辨，但其造价昂贵，能实现的气压也非常有限。通过芯片实现气氛引入的代表技术有Protochips 和DENSsolutions，其主要通过外部复杂管道向芯片内部引入气体，总体来说结构复杂、成本昂贵，使用上也有较高要求。因此，原位TEM 技术在气氛反应领域仍不够成熟。因此，探索研制一种使用方便、成本低廉、适用气压范围宽泛的原位芯片对于发展原位TEM 技术具有重要意义。

2 气相生长沉积

化学气相沉积(Chemical Vapor Deposition，CVD)是生长制备低维纳米材料的重要方法，其机理是通过引入前驱气体源进入反应区，在催化剂辅助下发生分解和沉积生长，从而获得功能材料[7]。前驱反应源可以是直接引入气体，也可以是通过固体蒸发产生气体。反应生长机制通常有气－液－固反应机制和气－固－固反应机制两类。不同材料体系的制备生长机制和所获得的结构、性质常常存在一定的关联性。然而，传统CVD 制备生长过程通常是“黑盒”式的，即生长过程无法直接观察，只能通过获得的材料形貌结构来反推生长机制和决定因素，这不利于认知反应条件、催化剂形态等因素对所生成材料结构和物性的影响机制[8]，不利于实现材料形貌调控和性能优化。因此，要从根源解决上述问题，实现对CVD 生长动态过程的直接观察并实时调控是技术关键。这其中的一条可行路径就是在TEM 中构建微反应区来模仿CVD 生长过程并实现原位表征。相比较造价昂贵的ETEM 技术[9]，通过设计制造功能芯片来实现反应环境是一种成本低廉、适应性广的备选技术。尤其是结合成熟的微加工技术，在芯片功能设计上集成多场耦合，有希望在TEM 中实现复杂的CVD 生长环境，从根源上认知材料的生长调控机制，最终实现材料的按需构筑。

3 芯片设计与仿真

3.1 结构设计

模拟CVD 生长环境的关键是实现温度控制和在芯片中产生前驱气源。为了简化设计并便于使用，本文设计方案采用固体源加热蒸发/升华的方式来提供反应气体源。该方案要求芯片中有两个独立可控加热区，分别用于固体源的加热蒸发/升华和反应生长。由于TEM 腔体在正常工作中需要保持较高的真空度(10－4Pa～10－5Pa)，而CVD 生长通常需要一定的气压环境(百帕～大气压)，因此直接裸露蒸发难以在TEM 腔体中构建反应需要的气压条件，无法实现生长条件，因此芯片设计中需要考虑构建密封腔体，把蒸发和生长都约束在芯片中。另外，由于蒸发/升华出来的物质有可能会引起TEM 腔体污染，因此芯片设计中也需要考虑密封后的耐压能力和可靠性等问题。此外，由于TEM 表征是通过高能电子束穿透样品后进行成像，因此还需要在芯片中的加热蒸发/升华区、生长区保留观察窗口。

综合以上要求，本文采用了电子透过率较高的氮化硅作为密闭腔的上下层薄膜，同时考虑尽量缩小两层薄膜间的夹层厚度来减小成像分辨率损失。由于低应力氮化硅不仅具有较好的电子透过性，还具有韧性好、致密性高等特点，因此氮化硅薄膜也是液体腔芯片[10]常用的窗口层材料。此外，为了减少薄膜对电子束成像的影响，窗口区域氮化硅薄膜需尽量薄，通常在100 nm 以下。

图1 所示的是本文设计芯片的功能示意图。为了让本文设计的芯片与商业TEM 样品杆兼容，所设计的芯片尺寸为4 mm×4.5 mm，采用四个引出电极与样品杆端四个探针相连，从而实现外部电路加载和功能控制。针对芯片中的加热结构单元，通常有微型金属线圈和半导体掺杂两种方案。考虑到离子掺杂相对复杂，并且可能会对窗口区域氮化硅薄膜造成应力损伤，本文设计方案采用了金属微线圈作为加热结构。加热线圈和电极方案如图2 左图所示。其中两侧为与样品杆探针连接的四个接触电极，分为两组，分别为中间区域的两个加热线圈连接供电。芯片上的“凹”型金属绕线为加热电阻，中间“中”字型区域不与电极接触，其中方形区域是留出的观察窗区域，两翼的横条用于薄膜区域释放后的支撑。此外，借助于金属的热电阻效应，芯片在加热过程中可通过电阻测量来标定实时加热温度。由于芯片制作在硅片上，因此在观察窗口区，还需要对底板硅片进行镂空处理。为了实现微反应腔的密封，需要对应制作一个盖板并且对盖板观察窗区域进行镂空。最终，通过镂空后的底板、盖板进行对准封装，从而形成微腔结构，封装后的整体示意图如图2右图所示。

图1 芯片功能设计结构示意图

图2 芯片整体结构示意图

3.2 热学仿真

考虑到组装后的盖板和底板上下结构对称，所以热学仿真可简化为对底板单独仿真。本文采用的是基于有限元的仿真工具COMSOL 软件。首先依据芯片结构参数在软件中构建几何模型——基板厚度为200 μm，平面尺寸为4 mm×4 mm，加热线圈区域为四棱台型镂空，基板上氮化硅薄膜厚度为50 nm，金电极厚度为100 nm。考虑到芯片在样品杆和TEM 中的实际工作环境，模型将芯片左右两侧的边界设置为常温293 K，其余边界均为热绝缘，采用物理场控制网格进行仿真。

根据常用的CVD 反应条件，将两个加热区域电极的温度设定为893 K 和693 K 进行仿真。图3对比了仅设定一个区域为893 K 和分别设定893 K 和693 K 两个区域时最终稳态下的温度分布，可以看到仅一个加热线圈工作时温度随距离下降较快，只有第二个加热线圈加热才能分别控制两个不同目标温度。因此，在实际使用时，可根据生长条件分别独立设定两个区域的加热温度。得益于中间观察窗口的薄膜结构，实际加热的区域相对较小且主要集中于薄膜窗口区。因而线圈加热所需的功率相对较小，这也减小了微线圈在工作状态所需承载的电流负载。此外，为了获得均匀一致的生长环境，芯片中的两个加热区(即高温区和低温区)之间的温度梯度也需要尽可能保持一致。我们对仿真结构中的温度分布沿着窗口区域左边界、右边界及中线拉三条温度分布线进行了分析，如图4 所示，结果表面芯片窗口区域在y轴方向上的温度从高温区递减，相对均匀，基本上符合了使用要求。

图3 芯片负载条件下的热学温度分布仿真

图4 窗口区域两个温区的温度梯度分布

4 加工制造与测试

本文通过硅基微加工技术对芯片结构进行了流片制造。底板部分采用了图5 左图所示的工艺流程，图6 为光刻环节所使用的光刻版。工艺中采用了2 英寸、200 μm 厚、晶向为<100>的硅片。主要工艺步骤如下:①采用低压化学气相沉积工艺在硅片正反两面生长氮化硅薄膜；②通过光刻图形化首先暴露出需要湿法腐蚀的区域，而后使用反应离子刻蚀(Reactive Ion Etching，RIE)去除该区域的氮化硅薄膜打开湿法腐蚀窗口，随后去除光刻胶；③在打开湿法腐蚀窗口的同时在左右两边刻蚀出对准标记图形，用于后续硅片正反面图形的对准，同时，在硅片中每个芯片单元的边界处刻蚀出100 μm 宽的线条作为划片槽；④在硅片正面使用金属剥离(Liftoff)工艺制作金属电极——首先通过光刻制作出电极图形，然后使用电子束蒸发工艺沉积金属电极，将沉积好金属的硅片浸泡于丙酮或者N－甲基吡咯烷酮溶液进行去胶与金属剥离，从而完成电极加工制作；⑤使用氢氧化钾溶液对硅片进行湿法腐蚀，释放窗口处的薄膜，所预留的划片槽在各向异性湿法腐蚀后形成“V”型深槽，硅片清洗后在沟槽处施加压力即可准确将单个芯片单元裂片分割而得到分立芯片。

图5 芯片底板、盖板加工制作的工艺流程

图6 制作芯片底板、盖板所使用的光刻版图形

盖板芯片制备与底板芯片工艺流程相似，由于没有电极结构，因而没有Lift-off 工艺步骤。制作盖板所使用的光刻板和工艺流程如图5 右图所示。盖板和底板芯片制作、清洗、分割之后需要进行对准封装。由于窗口尺寸在百微米级，因而封装需要在显微镜下进行对准操作。当前采用的封装方法为:①将底板固定于带有显微镜的封装载台上，②使用PDMS 薄膜将盖板吸附在透明玻璃片上并将其固定于精密三轴移动平台上，③在显微镜下调整盖板与底板对准后进行下压实现硬接触，④使用环氧树脂胶在芯片四周进行涂胶封粘。

4.1 氮化硅薄膜沉积

芯片窗口区的覆膜作为TEM 成像的电子束穿透窗口层和密封层，其薄膜厚度和质量至关重要。在TEM 表征中，用于承载样品的衬底支撑膜通常使用方华膜和超薄碳膜，虽然这类薄膜具有较好的电子穿透性和柔韧性，但其制作工艺和微加工工艺兼容性较差，因此在本文方案中没有采用这类薄膜，而采用了氧化物或氮化物薄膜作为窗口薄膜。同时考虑到在TEM 中使用的芯片面临较大的内外压差(芯片反应腔中是高气压，芯片所在的TEM 腔体是高真空)，因而所采用的窗口薄膜还需要有较好的强度和韧性。目前在MEMS 工艺中使用较为广泛的氮化硅薄膜沉积方法主要有等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)和低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)。PECVD 的优势在于工艺过程温度较低、台阶覆盖率较好、使用较为灵活[11]。但是由于等离子体反应复杂，该方法制造的薄膜会带有杂质，而且缺陷较多，所沉积的氮化硅原子比通常也是非化学计量比的，这影响薄膜的致密性和韧性。相对地，虽然LPCVD 有反应温度较高的特点，但是由于氮化硅薄膜的沉积处于芯片加工制造工艺流程中的第一步，所以不会对后续工艺和结构造成影响。而且LPCVD制备的氮化硅薄膜致密性好、缺陷较少[12]，同时可以做到较低的应力、良好的机械性能和介电性能，因而更符合本文芯片的设计需求。因此，本方案选用LPCVD 工艺在硅衬底两面生长沉积氮化硅薄膜，薄膜的厚度设定为50 nm。

4.2 金属电极制作

芯片底板中的金属电极主要通过Lift-off 工艺来实现。不同于先沉积再光刻、刻蚀的方法，Liftoff 工艺先进行光刻，然后沉积金属，最后通过溶剂去除非目标区域的光刻胶并带走多余的金属。这样不仅能够简化步骤、避免金属刻蚀带来的损伤问题，还具备更高的精度[13]。该步骤中光刻使用AZ5214 正负可变型光刻胶，它通过热烘可以实现正负型反转，并且在Lift-off 工艺中的可靠性已经得到了验证[14－15]，较为成熟。本芯片采用MEMS工艺中常用的金作为电极材料，由于金和氮化硅薄膜间的粘附性较差，一般采用铬作为中间粘附层，提高电极的粘附性。金薄膜沉积采用了电子束蒸发工艺，该工艺可以通过调控设备的电子束束流控制沉积速率，能够较为精确地控制薄膜生长厚度，不会对基片造成损伤而且能够得到质量较高的金属薄膜。本文采用的具体工艺和参数包括:首先在底板上沉积8 nm 厚的铬粘附层，然后再沉积120 nm 厚的金薄膜，其中加热线圈的线宽为6 μm。金电极沉积完后，底板浸泡于丙酮或N－甲基吡咯烷酮中进行Lift-off 剥离，光刻胶全部溶解过程带走电极结构以外的多余金属薄膜。

4.3 窗口薄膜释放

窗口薄膜释放主要采用深硅刻蚀工艺。深硅刻蚀的方法主要有干法和湿法两类，干法为深反应离子刻蚀，湿法为使用溶液腐蚀。湿法腐蚀又可以分为各向异性腐蚀和各向同性腐蚀。深反应离子刻蚀一般使用氧化硅、光刻胶或者金属作为掩膜，主要用于MEMS 器件中高深宽比的陡直深槽[16]。但是深反应离子刻蚀对硅和氮化硅的选择性较差，因此本文选用氢氧化钾溶液进行湿法腐蚀。氢氧化钾溶液对单晶硅的腐蚀是各向异性的，在‹111›方向上的腐蚀速率远小于‹100›和‹110›方向[17]。因此使用(100)的硅片进行腐蚀后会形成一定的角度，这使得芯片在TEM 中使用时，倾斜一定角度依然可以实现无遮挡观察，配合可倾转样品杆可以更加灵活地使用。此外，氢氧化钾溶液对于硅和氮化硅的选择比很高，因此对于实验中设计的50 nm 薄膜损伤较少。

本文采用质量分数为33%的氢氧化钾溶液，溶液温度保持83 ℃，腐蚀约4 h。在湿法腐蚀的步骤中，线宽较小的金电极有一定概率从薄膜表面脱落，这可能是氢氧化钾溶液的渗透腐蚀导致的。后续实验通过使用聚四氟乙烯夹具将硅片电极一侧贴靠在夹具上，减少与溶液接触，电极脱落现象得到抑制，芯片良品率得到极大提高。

4.4 芯片应用测试

4.4.1 气密性测试

由于本文所设计制造的芯片需要工作在TEM的高真空腔体中，所以芯片需要具备较好的气密性，防止其中气体泄露对TEM 设备造成污染和损坏。本文采用液体检漏法对封装后的芯片进行测试。在负压环境中，如果芯片气密性较差，随着时间推移，封在芯片微腔中的液体会在逐步泄露损耗，反之，如果芯片密封性较好，液体则会保留在芯片微腔中。将封装有液滴的芯片置于真空探针台的腔体中进行抽真空，在腔内压强达到10－4mbar 量级后保持2 h，随后充入大气恢复常压，取出芯片后使用显微镜进行观察。

如图7 所示，对比前后窗口处的状态，芯片中的液体并未明显泄露，因此芯片气密性较好而且窗口薄膜具备较高的耐压可靠性。

图7 芯片窗口状态

4.4.2 TEM 表征应用测试

由于样品封在芯片微腔中，芯片上下观察窗口的两层氮化硅薄膜以及腔内的气体层会对TEM 成像分辨率造成影响，因此需要对芯片在TEM 中使用能达到的分辨率进行测试。为了提升芯片的可用性，理想情况是通过TEM 成像能够看到芯片内样品的高分辨率晶格相。本文采用钛酸铅纳米线样品进行测试。首先把样品分散液滴在底板芯片窗口区域，待样品风干后对沾底板、盖板进行封装，随后把封装后的芯片装载在Protochips 公司的样品杆上，如图8 所示。最后，将样品杆装配到TEM 中并进行电子束成像观察。从TEM 成像图片(图8)可以看出，在高倍数下，钛酸铅纳米线以及附近的纳米颗粒可以清晰成像，样品的晶格条纹也可以观察到。因此，本文所设计、制造的芯片可以满足原位实验的成像需求。

图8 装载原位芯品的样品杆(上)和钛酸铅纳米样品成像(下)

4.4.3 芯片加热测试

电热学测试均采用窗口规格为50 μm×150 μm的芯片。由于金属电阻的电阻率会随着温度的升高而增大并且在一定温度范围内近似呈线性，因此金属热电阻效应常被用于中高温区间的温度测量。有研究表明，100 nm 以上的金薄膜受尺寸效应影响较小，因此本文采取文献中100 nm 金薄膜的电阻温度系数3.23×10－3℃－1进行计算分析[18]。通过探针台测量，芯片中金属线圈在常温下的电阻为69 Ω。金薄膜电阻温度系数方程如式(1)所示。

式中:R为电阻，ΔR为电阻变化量，ΔT为温度变化量，m为电阻温度系数，这里取m＝3.23×10－3℃－1。在探针台中对芯片进行加电测试，从0.8 V 至1.6 V每隔0.2 V，分别加电60 s，测量电阻数值，根据式(1)计算可得到各个电压下对应的温度变化，如表1 所示。

表1

对于实验中温度测试，本文选用具有特征变化的纳米样品作为温标进行检验。有研究结果表明，碲纳米线在300 ℃左右开始发生显著升华[19]。因此，为了验证芯片加热效果，本文把碲纳米线封于芯片微腔中，对芯片进行加电负载并表征样品结构变化。对封有碲纳米线样品的芯片在1.6 V 的电压下保持600 s，通过扫描电镜(Scanning Electron Microscopy，SEM)分别表征前后碲纳米线样品变化。如图9所示，芯片加热区的纳米线全部发生升华，这表明，芯片能够对样品进行可控加热，并且在加热负载下芯片电极结构、窗口能够保持完好。

图9 芯片通电自热前后

5 总结

基于微纳加工技术，研制了一种适用于TEM 原位表征的双温区密封腔芯片，可模拟低维材料CVD生长环境，为在TEM 中原位表征材料生长过程和结构动态演化提供条件。通过有限元仿真工具对所研制的芯片进行了热学性质仿真，得到了其工作状态下的温度分布特性。同时，还对通过微加工制造得到的芯片进行了封装气密性测试，并将芯片装配到TEM样品杆中进行了应用测试。试验结果表明，所研制的芯片可实现可控加热和TEM 原位成像表征，可用于在TEM 中研究材料的CVD 生长过程，达到了设计目标。此外，所研制的芯片可以提供更宽的反应气压环境，能有效扩展原位TEM 技术的应用场景。