AD9643的多通道采样板设计

中国电子科技集团公司第二十研究所 刘浩楠

AD9643是一款由ADI公司出产的14位双通道模数转换器，最大采样率为250MSPS，采用SPI串行接口配置寄存器设置及输入控制信号。这款双通道ADC采用多级、差分流水线架构，并集成了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户可选的各种输入范围。

1 系统组成

该采样板选用1片XILINX公司的XC7K325T-2FFG900I为处理核心，可Pin-to-pin兼容复旦微电子所的FPGA，型号为JFM7K325T，外挂256Mb NOR FLASH，其读取速率可稳定工作在10MHz，采用16位BPI方式加载。两片AD9643实现4通道信号采样。1片时钟管理芯片GM4526C，片上继承了锁相环与压控振荡器，可输出LVPECL与LVDS电平信号。硬件结构如图1所示。

2 逻辑模块设计

采样板逻辑模块包含上电复位模块、AD转换器配置模块、时钟管理芯片配置模块、AD数据转换模块、指令译码模块、DDC模块（含DDS正交时钟IP核和三种带宽的低通滤波器IP核）、输出数据存储模块、数据输出模块。

图1 硬件结构示意图

图2 采样板工作时序

采样板逻辑软件的主要功能是对三个通道的中频信号进行中频采样、数字下变频处理。采样时钟选择160MHz；DDC算法：用DDS产生75MHz正交本振时钟数据，用AD采样后的回波数据与正交本振时钟数据相乘后，再经过低通滤波器滤波，产生零中频回波数据。共产生3种带宽的低通滤波器，回波数据同时输入至3种带宽的低通滤波器，在输出时根据信号带宽选择输出有效数据。DDC连续工作，在和波门前沿和距离波门前沿有效时（经过必要的延迟）存储DDC结果，在读数脉冲有效时输出预先存储好的数据。其中AD转换器输出的四个通道数据（包括三个通道的回波数据和一个通道的自检数据）经过差分转单端、双通道数据分离（IDDR），得到三路数字回波数据和一路自检数据；三路数字回波数据经过DDC处理，输出三组零中频回波IQ数据。

输入信号说明：来自频合器的系统时钟、板载晶振时钟、AD转换器输出的回波数据（含部分控制信号）为差分信号，其余信号均为离散IO信号。

3 工作时序

采样板板上的控制信号都是电平信号，是在休止期更新，在工作期是持续有效的，因此实时判断即可。

数字下变频（DDC）：在触发脉冲前沿有效时，复位本振DDS，确保三个通道的相对相位稳定；DDC以触发脉冲为节拍，在PRF周期内全程处理。

以触发脉冲为时间基准开始DDC处理；以波门脉冲为时间基准存储DDC结果（或自检采样数据）；以读数脉冲为时间基准输出DDC结果（或自检采样数据）。

采样板工作时序见图2所示。

4 时钟管理设计

GM4526C是一款能提供亚皮秒级抖动性能的多输出功能的时钟分配器，片上压控振荡器调谐频率从1.75GHz到2.25GHz。共有6个LVPECL电平输出（两两共用一个通道分频器）和4个LVDS电平输出，LVPECL电平输出通道分频器的分频比为1到32，而LVDS电平输出所允许的最大分频比为1024，支持用户灵活的调节输出频率。

图3 环路滤波器

GM4526C包含一个片上锁相环以及一个片上VCO，锁相环模块可以与片上VCO组成一个完整的锁相环，也可以与外部VCO或VCXO组成一个完整的锁相环。锁相环需要外部环路滤波器，通常有一些电阻和电容组成。每个具体的PLL设置都需要专门计算环路滤波器。各元件的取值与VCO频率、VCO增益、PFD共频率以及CP电流、带宽、相位裕度等都有关系。环路滤波器影响锁相环的相位噪声、环路锁定时间以及环路稳定性。环路滤波器配置如图3所示。

5 电源模块设计

电源模块选用HCE4644MB以及HCE74401来输出所需要的各种电平，通过HCE4644MB的PGOOD和RUN管脚互连，来实现FPGA的上电顺序，推荐上电顺序为VCCINT-＞VCCAUX-＞VCCO。以此推荐的上电顺序加电时，在加电过程中，IO引脚仍然保持在高阻态。每种电源的上电爬升时间应在0.2ms～50ms之间。该电源模块共用到1V、A1.8V、1.8V、3.3V、A3.3V、D5V等6种电平，电源模块如图4所示。

图4 电源示意图

采样板内AD9643需要模拟1.8V，时钟管理芯片GM4526C需要模拟3.3V，由于噪声对模拟电源影响较大，故本文选用LDO提供模拟电，LDO噪声较小。加上外尾的LC滤波，可以为采样板提供性能更好的模拟电，可以满足模拟电路对低噪声的需求。此外，该采样板还设计有电源保护电路，电源指示灯，FPGA加载灯，用以保证采样板工作可靠与稳定。

6 接口模块

该采样板外部具有1个用于输入时钟管理芯片的射频信号，4个用于输入到两片AD9643的射频信号，外部输入FPGA的5V TTL控制信号。TTL信号经JS1400转换为LVTTL信号输入到FPGA。ADC采样的数据经过DDC之后输出，同样是经JS1400转换为TTL信号输出至板外。

结束语：该采样板以AD9643与FPGA为核心器件，设计了一款多通道采样板，满足系统的采样需求，支持多通道数据同步，同时选用GM4526C保证了时钟的低相噪与低抖动，满足了系统的性能需求。同时，采样后对数据进行DDC处理，输出IQ数据，满足了系统对数据的处理与传输要求。该采样板在某雷达中得到了验证，满足系统设计需求。