集成电路设计方法及IP设计技术的研究

刘明艳

（湖北科技学院，湖北咸宁，437100）

1 集成电路设计方法概述

对于集成电路来说，又被称作芯片和微电路，它是一种新型的半导体元器件，它主要通过具备相应功能电路内所需电容、电阻、半导体和电感等构成，并通过光刻、氧化、扩散、蒸馏和外延等制造的工艺在小硅片中实现有效集成。在集成电路的设计中，主要是将集成的电路产品实现具体化，将电路各项的性能进行具体的物理版图转化。目前最先进集成电路，在微处理器、多核的处理器中具有核心作用，它能够对手机、电脑和数字设备等实现全面控制。尽管集成电路设计所学成本比较高，但把集成电路在所需各个产品中分散，就能够对集成电路的各产晶成本实现控制，进而降低其设计的成本。对集成电路设计中，要按照电路功能以及性能的实际要求，对系统的配置、元件的结构、电路的形式、工艺的方法等正确选择，并对芯片面积尽可能减少，对设计成本进行控制，并缩短设计的周期，确保全局的优化布置。在集成电路设计中，有分层分级的设计、模块化的设计思路。其中模块化的设计主要是把集成电路认为是由大量相关模块、单元构建；而分层分级的设计主要是把高复杂性电路进行逐级分解，让其变成低复杂性级别，一直到将设计的级别实现最低复杂性的分解效果[1]。

2 集成电路设计方法

在集成电路的设计中，常用的设计方法主要有全定制、半定制的设计法。

2.1 全定制的设计法

对半定制的设计法，其完整流程主要包括电路图的绘制、电路的仿真、生成版图、DRC的检查、提取寄生参数、LVS的检查、后仿真等，如图1。

图1 全定制的设计流程图

2.1.1 电路图的绘制

在电路图的绘制中，可以选择Schematic Capture的绘制工具，它能更提供门级以及晶体管级绘制的功能，完成此步骤后，能够生成出网表文件的供电路，来供仿真使用。

2.1.2 电路的仿真

此步骤主要对电路的仿真器调用，比如SPECTRE和HSPICE等，对电路实施仿真，对电路内各项的电性指标验证，看其是否满足规格的说明书要求。在集成的设计环境内，用户能够借助配置对此类仿真器自由选择和使用，能够方便借助HSPICE进行仿真，但前提要求生成出HSPICE的格式类型网表[2]。

2.1.3 生成版图

版图生成的途径主要有两种，一种是通过手工绘制，还有一种是自动进行生成，所生成文件一般是GDSII或者CIF的格式，它们都是国际标准的格式。

2.1.4 DRC的检查

在完成版图的生成后，要对设计规则进行检查，其是一些通过特定制造的工艺水平而确定出的规则，比如metal到metal最小的间距、metal最大的宽度、poly到poly contact最小的间距等。

2.1.5 提取寄生参数

完成对版图DRC的检查后，要对此电路内寄生参数提取，来实现对现实芯片工作的情形较为精确性模拟。寄生的参数主要有寄生电阻、寄生电容等，在高频的电路设计时，还要对寄生电感提取[3]。

2.1.6 LVS的检查

LVS的检查主要是对原来电路图内拓扑网络和从版图内提取出拓扑的结构进行比较，证明出二者呈现完全等价性。

2.1.7 后仿真

在后仿真输入中，其包含了原始的电路信息和寄生的信息网表，和真实的电路网表文件最为接近。在后仿真处理后，能够得到此设计真实性性能，如功耗、延时、时序和逻辑功能等信息，此过程对整个设计的成功与否进行验证。如果不符合实际规格的说明书，则要求从头开始，对新一轮设计的流程走完。

2.2 半定制的设计法

对半定制的设计法，其完整流程主要包括RTL代码（寄存器的转换级别电路）的输入、HDL的功能模拟仿真、RTL逻辑的综合、电路形式的验证、静态时序的分析、功耗和噪声的分析、物理综合和仿真的验证，如图2。

图2 半定制的方法流程图

2.2.1 RTL的设计

先对SPEC（规格的说明书）定义，完成定义后，通过systemC、systemverilog等进行高层次性建模语言实施高层系统的设计。后对RTL进行设计，通过硬件的描述性语言，如HDL、VHDL等对芯片RTL级逻辑功能进行设计。

2.2.2 HDL的功能模拟仿真

通过HDL的语言把设计规范进行RTL级行为的描述转化后，要构建出一组测试的程序，来对HDL实施模拟仿真，对行为描述和设计的规范以及产品需求的说明一致性实施验证。通过对一组测试的向量设定，从底向上对各层模块联系构建，于每一层次实现迭代的模拟，一直到证明出行为正确为止[4]。

2.2.3 RTL逻辑的综合

此步骤把RTL的代码转变为通用的门以及寄存器，后对逻辑实施优化，实现速度以及芯片面积的改善。此阶段一般会进行DFT代码的键入，便于帮助测试的制造。测试的插入使用到两种基本的技术，有ATPG（自动测试的模式生成技术）和BIST（内建测试技术）。

2.2.4 形式的验证

此步骤主要对综合所生成网表同和最初行为级内HDL的描述是否具有等价性实施验证，因为HDL内含糊性的描述可能造成综合器出现网表的错误情况。此步骤一般存在两类策略，其中一种是把HDL的模拟重新做一次，对行为级与结构级的网表是否相同检查；另一种是形式验证的方式，主要通过形式验证的工具，对两种描述逻辑的等价性进行比较[5]。

2.2.5 静态时序的分析

此阶段中，假定门级的描述与最初HDL的行为级在描述中呈现等价性，对设计时序检查看其是否满足具体要求。往往通过时序的分析器对静态时序进行分析，它通过单元库内门的基本性时序对静态时序进行分析，一般会对最大延迟以及最小延迟检查，对所有时序的路径评估。在超过时序的要求路径中，要对原来Verilog的代码修改，使用更好的逻辑设计与流片技术对延时改善。

2.2.6 功耗和噪声的分析

此环节在模拟器中进行一组特殊性测试向量的运行，并对每个节点中每个时钟的跳变时总开关的电容计算。如果功耗太高，要返回到设计体系的结构进行一级RTL的设计，对解决方案重新考虑。

2.2.7 物理综合

此环节是对版图的自动生成，以上一步所生成结构的网表当作输入，而产生物理的版图。

2.2.8 仿真验证

最后通过仿真来对最终设计后的时序、功耗以及噪声等进行验证，看其是够满足SPEC具体的要求，如果不满足，需要对上述流程进行几次迭代处理。

3 集成电路IP设计技术

对于IP设计的技术来说，主要是将IP当作核心进行设计，是以0.35umCMOS的工艺技术和EDA的技术为基础而产生，它对设计重用以及软硬件的协同设计十分重视。对同一种的单一性用途的模块开采中，具有的工作量超过集成一可高度性复用模块的工作量十倍之多，则IP设计的技术能够产生的利益也超过十倍。

此设计方法主要包括的内容有系统的设计、对IP模块的设计、IP任务的验证、对BFM的验证、对IP总线的接口设计和验证、对系统的集成等。此设计方法的关键在于对OCB（片上总线）的建立，要确保OCB具有良好的正确性、灵活性、高效性和可重用性。在IP设计中，要选择标准性接口、可验证以及可重用性策略，且进行精确化IP模型的提供。通过IP技术的运用，能够对设计周期有效减少，对设计成本和设计风险实现控制。

我国对IP产业发展十分重视，业内对IP设计的技术也是不断研究，这也推动了此设计方法的发展。为了使芯片设计具有良好可重用性特点，对库中核开发中要遵循可重用性的设计要求，其主要的原则包括：核一定要容易在整个芯片设计中集成；要求核一定要强壮，可以对核的内部采取一定功能性的验证操作[6]。

此设计法中，一般涉及到软IP核的设计和硬IP核的设计。其中软IP因为是一种基于可综合性RTL的代码交付类型的核，则RTL的代码编写要遵循简单性、编码方式的一致性、划分的规则性、易读易懂等原则。在硬IP核的设计中，此方法和软IP核相比较为复杂，且程序也比较复杂，一定要注意硬核接口的设计，在对接口设计中，要注重端口时序的一致性以及输出端口的驱动选择等问题，对输出的驱动要按照具体的设计要求进行合理选择。