一种直接射频采样电路的设计

王 宁

（中国空空导弹研究院，河南 洛阳 471009）

0 引 言

目前，射频部分的开发在现代电子系统中变得越来越重要。在各种军民用电子产品无线化发展趋势下，承载着信息通路作用的射频通道越来越复杂，同时对减小体积和增加功能有着越来越迫切的需求[1]。传统的分立式射频器件芯片集成化在一定程度上可以满足技术要求，但在射频通道通用化、复杂化、可扩展性等方面尚存在问题，只能通过不断堆砌硬件来增加功能，以满足要求。软件无线电作为一种已经成熟的理论体系，在当前设计中的应用越来越广泛。但是受限于器件的发展水平，理想化的软件无线电构架一直未能实现。随着近年来高速AD/DA的器件采样速率不断提高、功耗和体积不断减小、性能和应用不断成熟，接近理想化的软件无线电构建已经具有可行性[2,3]。将软件化的灵活性、可重构、可扩展，敏捷开发等特点引入射频开发中，必将对以后的射频开发带来颠覆性的改变。这种构架可在硬件上进行平台的统一，减少分立系统的器件冗余和电路重复，能够有效提升可靠性。在功能性方面，通过软件化开发实现功能综合开发、电磁信号统一管理，具体应用可扩展和重构，大大提高了开发成果的继承性和复用性，在未来的射频开发中有着十分广阔的应用前景。本文设计了一种直接射频采样电路，覆盖4 GHz以下频带，可用于各种宽带射频接收机，为后续的射频信号深度处理奠定良好基础，能够应用于数字射频存储、射频波形智能分析与识别、电子对抗等场景[4]。

1 电路组成

直接射频采样电路由射频前端输入电路、射频采样ADC电路、数据处理电路、高速时钟网络、电源转换以及数据接口电路等部分组成，其原理框架见图1[5]。

2 设计分析

直接射频采样电路对宽频带内的复杂射频信号进行直接射频采样，将射频信号直接变为量化的数字信号，然后在数字域进行数字变频、滤波、解调以及频谱分析等各种处理。数据处理部分主要完成射频采样信号和基带信号在数字域的处理、各功能芯片的配置和控制等功能。高速时钟网络主要产生ADC需要的高速采样时钟、JESD204B高速收发器所需的时钟以及现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）所需的时钟[6]。电源转换部分主要将输入单电源转换为各芯片所需的多路正电源及负电源。接口电路部分则完成射频输入输出、采样数据输出、通信接口、电源输入等部分的电路与连接器设计。

2.1 直接射频采样电路

射频采样电路主要实现射频信号的接收、放大、采样以及数字信号输出等功能，由低噪放、巴伦、ADC组成。小信号的射频输入通过低噪放进行放大，提高系统的增益和压低噪声系数。本设计选择QORVO公司的SGL0622Z作为低噪放，采用两级放大的方式来提高增益。高速模数转换器ADC是射频采样电路的核心，实现了从射频信号到数字信号的转换，其性能直接决定了整个射频采样系统的性能，本设计选择TI公司的ADC32RF83[7]。

2.2 数据处理电路

数据处理电路实现射频信号和基带信号在数字域的处理、各个功能芯片的配置和控制等功能。FPGA是数据处理电路的核心，其性能直接决定了整个系统的功能实现。高速射频信号采集系统在选择FPGA型号时，主要考虑可编程逻辑资源的容量和高速串行接口物理层的要求。FPGA需要满足基带信号处理、数字信号处理、串行接口控制逻辑等功能需求，本设计中采用的可编程逻辑器件为赛灵思公司K7系列的K325T。

2.3 高速时钟设计

高速时钟网络主要用来产生高速ADC采样所需的参考时钟、JESD204B高速串行接口所需的同步时钟、GTX收发器所需的参考时钟以及FPGA所需的器件时钟，其主要由晶振、扇出缓冲器、射频合成器组成[8]。晶振用来产生高精度和高稳定度的时钟源，本设计选择CFPT-9000系列晶振。扇出缓冲器用来将晶振的输入时钟信号分配至输出多路相同的时钟信号，为射频合成器提供参考时钟，其性能决定了系统的工作状态和高速时钟的稳定性，本设计选择了TI公司的LMK00105[9]。射频合成器用来产生高速ADC采样所需的参考时钟、JESD204B高速串行接口所需的全局同步时钟SYSREF、GTX收发器所需的参考时钟，其性能决定了高速收发数据的信号完整性传输，本设计选择了TI公司的LMX2594[10]。

2.4 电源转换电路

电源转换电路用来为系统各个模块提供合适范围的电源输入。为保证信号的完整传输，要求电源具有较强的噪声抑制能力，能够实现多路电源的上电时序功能，同时各路电源输出电流也要满足设计需求。根据Xilinx功耗估算软件XPE估算系统占用的片上资源及其他各部分电路功耗特性，选择凌特公司的LTM4644电源转换芯片。LTM4644是一款具有多路上电时序功能的DC/DC电源转换芯片，能够满足整个系统的电源设计要求。

2.5 JESD204B高速串行接口设计

JESD204B是一种新型的基于SerDes的高速串行数据传输接口，主要包含物理层、数据链路层、传输层、应用层。在高速射频信号ADC采样电路中，数模转换器的采集数据通过JESD204B接口发送。本设计中的ADC32RF83模数转换器有两个射频采样通道，两路射频采样通道共用一路JESD204B高速收发器链路。本设计中的射频采样ADC最高采样率为3 GS/s，其采样位数为14位，具有两个采样通道。通过选择合适的ADC采样速率和抽取率，合理地配置ADC高速串行接口的参数，从而准确计算出相应高速串行接口的单通道传输线速率。

3 高速电路信号完整性测试分析

信号完整性表明信号通过传输后仍能保持其正确的功能特性，即信号在电路中能以正确的时序、幅度及相位等作出响应[11,12]。在高速电路的印制电路板（Printed Circuit Board，PCB）制版之前先通过各种专业的仿真电子设计自动化（Electronic Design Automation，EDA）软件进行电路信号完整性仿真，根据仿真结果再进行实际电路的调整。经过信号完整性、电源完整性、电磁兼容性等的全面分析，可以消除大部分未来生产加工调试中可能产生的问题，有效缩短产品研发周期并降低开发费用。

信号完整性的研究分为以下5部分：一是单网络信号完整性分析，主要研究高速信号在单端口网络的反射现象；二是多网络的信号完整性分析，研究多个网络间信号的串扰现象；三是电源的信号完整性分析，研究开关电源的噪声、电源和接地的反弹噪声等；四是电磁干扰和幅度问题；五是信号传输中的时序完整性分析。传输线自身损耗可分为电阻损耗和介质损耗，信号通过传输线后会产生衰减，为了评估信号是否完整，可以从幅度偏移和时序偏移两方面进行分析。信号幅度的偏移称为幅度噪声，信号时间的偏移称为时序抖动。信号在传输线上传输时，每一时刻都有一个阻碍信号传输的阻抗存在，当这个瞬态的阻抗不连续时就会产生反射。高速电路中的不连续结构很常见，反射带来的过冲、下冲等问题会造成系统工作的不稳定。串扰是一种在两个或多个信号线之间产生的电磁耦合，通过信号线之间的电磁感应产生感应电压和电流。传输线的电磁耦合会导致传输线的特性阻抗改变，同时传输线的传输速度也会发生改变，影响系统的传输时序。此外，还会在其他传输线上产生干扰噪声，使系统的噪声电平增加，信号的信噪比下降。

将设计的高速电路模型导入ADS软件进行仿真，高速收发器差分线差分阻抗仿真结果见图2。

根据仿真结果可知，差分阻抗为100 Ω左右时可以满足在10 Gb/s速率下高速数字信号的传输要求。同时受过孔、焊盘等因素的影响，存在一些阻抗不连续点，需要在以后的工作中改进设计。

通过对模型的设计和仿真，收发器数据传输通道在5 Gb/s速率下的眼图仿真结果见图3，从图3可以看出收发器的高速数字信号传输通道满足信号完整性要求。

4 结 论

本文设计了一种直接射频采样电路，计算了详细精确的技术指标，并根据相应指标对各个模块元器件进行了筛选，最终实现了电路系统的完整组建。设计中的关键技术问题包括高速信号的完整性传输、系统时钟网络的搭建、JESD204B高速接口的配置方式等，通过软件仿真等手段已经合理解决，系统各项性能指标满足使用要求。本设计可行性较高，将目前的数字化中频扩展到数字化射频，在射频通道数字化、功能可重构以及射频前端小型化设计等方面具有广阔的应用前景。