集成电路版图设计中的失配问题研究

2020-12-14

电子元器件与信息技术 2020年11期

（沈阳城市建设学院，辽宁沈阳 110167）

0 引言

在模拟电路和模数混合电路中，广泛采用片内集成基准源电路集成，其属于集成电路的重要模块。基准的目的在于建立电源波动与工艺无关的直流电流或电压。为了全面提升电路性能，对于基准源的要求日益增加，版图设计对基准源性能的影响非常大。电路版图设计可以高效连接集成电路，在集成电路发展中具有重要作用。在特征尺寸持续减少同时，为相应增加版图设计的影响问题，对于版图设计人员的技术能力要求比较高。在设计电路时，利用版图设计方式，能够转变电路图，成为新的物理版图，在集成电路设计中，具备重要作用。现代CMOS工艺比较繁琐，会加快运行速度，同时降低工作电压。缩小器件尺寸，能够减少芯片面积，降低功耗，提升本征速度。但引入不同模块串扰与版图设计的非理想性，会对系统工作速度与精度造成极大影响。集成电路特征工艺尺寸持续缩小，技术工艺所致失配问题严峻，会极大地影响集成电路的性能。因此，在设计集成电路时，为了提升电路性能指标，消除失配所致电路性能不良影响的应用价值非常高[1]。

1 集成电路版图设计的失配问题

在设计集成电路时，多数部位要求期间的对称性良好，此时所提及的对称性就是匹配。失配主要是不匹配含义，元件匹配精度会对集成电路精度与性能造成影响。当发生失配问题时，将会对电路性能造成影响。

失配所致原因包括系统失配和随机失配。对于随机失配来说，主要是未准确核实元件尺寸与参数数值。在生产过程中，不能彻底规避随机失配，对于后续生产作业来说，也无法修复失配问题。当系统出现失配问题时，主要是因为版图设计技术不达标、理想化不足所致。在设计电路版图，并且进行供电集成时，可以规避系统失配问题。系统失配的引发成因如下：第一，工艺偏差。在制板、刻蚀、扩散与注入操作中，几何扩张、收缩，会加剧尺寸误差。第二，梯度效应。当元件出现差异时，多是由于温度、压力、氧化层厚度、梯度效益等因素影响。在晶圆片上，扩散浓度、机械应力存在明显差异，即使晶圆片为同一批次，在不同点分布的差异也比较明显。第三，接触孔电阻。第四，刻蚀率改变。对于刻蚀率指标，主要受到刻蚀窗大小影响。当多晶宽度存在高隔离现象时，则比低隔离小。第五，扩散区影响。针对同类型扩散区来说，影响程度会加大；对于异类相邻扩散区，影响会持续减弱[2]。

2 集成电路版图设计的工艺偏差

硅片制作过程中，工艺偏差故障比较常见。在进行光刻操作时，由于没有选择合适的光刻胶、曝光方式，会加剧工艺缺陷，引发失配问题。此时，通过选择光刻胶、曝光方式，能够对工艺偏差问题予以处理。

2.1 光刻胶选择

对于光刻胶问题，涉及到正光刻胶、负光刻胶。一般来说，正性胶具备较高分辨率，且对比度良好，然而抗刻蚀能力与黏附性能差；负性胶液具备较强抗刻蚀能力与粘附性能力，感光速度快，然而显影时极易出现变形与膨胀问题，从而降低分辨率。需要注意的是，正性胶精度明显高于负性胶，负胶显影处理后图像会涨缩。当采用碱性腐蚀液时，则不能应用正性胶，需要按照实际情况选择光刻胶，以此减少偏差值。

2.2 选择曝光方式

在光刻操作时，传统曝光方式包括投影式、阴影式曝光。对于后者，包括接触式、非接触式两种。其中，接触式曝光，能够与掩膜、基片光胶层进行直接接触，操作便捷，成本低廉，且具备较高分辨率。因接触面极易夹杂灰尘，导致光胶层和掩膜板损坏，从而影响成品率。针对非接触式曝光，多为掩膜、光胶层不接触曝光行为，由于二者未接触，因此可以避免掩膜与基片损坏问题。然而由于掩膜与基片存在间隙，光衍射效应强，会降低分辨率。针对前者，包括掩膜、基片无接触，利用光学投影成像原理，可以使掩膜板图像投射到基片上，基片为涂抹感光胶，实现图像转移。此种曝光方法，能够保障曝光均匀性，不会出现象差、色差问题。由于光衍射效应，因此会限制曝光，且抗蚀剂与光源也会对曝光造成影响[3]。

正是由于存在以上问题，当前所常应用的曝光方式为电子束曝光技术，该项曝光技术是将感光胶涂抹在基片上，通过电子束投影图像，分辨率、灵活性、精确度高。

2.3 寄生效应

在版图设计中，由于工艺偏差所致寄生效应，表现在以下几点：第一，寄生电阻。电流流经部位会出现寄生电阻，每根金属线都出现寄生电阻，缩短金属线长度，增加金属线宽度，有助于减小寄生电阻，不能应用最小线宽布线。当金属线比较宽时，可以通过多层金属线并联走线方式，多打设通孔，不仅可以确保金属线连接，地寄生电阻。第二，寄生电容。对于不同材料，相互间极易出现寄生电容。所以，金属、衬底平板电容存在严重寄生问题。为了降低寄生电容，避免电路模块、元器件上走线。高层金属距离衬底远，且电容小，所以采用高层金属走线。敏感信号远离，缩短走线长度。若距离比较长，则严禁设置同一走线。针对敏感信号走线，也严禁经过元器件。第三，元器件寄生效应。由于元器件的寄生效应也比较强，为了使器件寄生效应降低，应当采用多管并联方式，避免使用晶体管。第四，天线效应。在开展刻蚀操作时，由于晶体表面存在电荷，从而导致导体暴露，对栅介质电荷造成损坏影响，从而导致天线效应加剧。为了使天线效应降低，需采用以下措施：首先，跳线法。将出现天线效应的金属层断开，利用通孔连接至其他层，之后返回至当前层。应用跳线法时，必须严格控制布线层次变化、通孔数量。其次，增加天线器件。当金属层出现天线效应，并且和反偏二极管相连接，此时会产生电荷泻放回路。当电荷累积量大时，不会对栅氧层造成影响，促使天线效应降低。对于长走线来说，为了避免出现天线效应，可采用缓冲器切断长线，使天线效应消失。对于晶片来数，电源与地之间、常开型与常闭型之间，影响作用比较大，引发低阻抗通路，使电源、地线存在大电流。第五，闭锁效应。为了避免出现闭锁效应，在版图设计、技术工艺、测试应用等环节中，需要合理应用解决措施。例如，降低寄生电流放大系数、CMOS衬底、N-阱电阻[4]。

3 版图匹配

对于连接工艺，在设计版图中的关联性非常大，在集成电路中，属于重要八步骤。利用版图匹配设计，可以避免集成电路设计失效，是一种科学应用技术。

3.1 减少工艺梯度影响

为了减少工艺梯度，推广中心对称结构，处理好工艺梯度、电路性能的影响。对于一般匹配，采用图1对称结构，简化连线操作，应用到小面积情况，全面抵御横向梯度影响。如果匹配精度要求比较高时，则需要应用图2的共质心结构，理论精度匹配良好，可以应用到达面积情况下。

3.2 多晶硅刻蚀率一致性

当电路中包含电流镜、差动放大器时，为了确保管子周边环境的一致性，避免对长度、多晶硅栅刻蚀造成影响。在具体操作中，于MOS管道两侧、电阻周边，安装Dummy管。在摆放时，应当匹配原电阻摆放方向，且电阻长度等于原有长度。遵循实际情况，对Dummy电阻长度进行调整。对于模拟电路，例如电流镜、支路电流镜、差动放大器。在版图绘制时，压力效应、热效应、体积效应对各管道具备相同影响。

4 集成电路版图设计的原则要求

集成电路版图设计和设计工艺的关联性强，版图设计应用匹配模式，有助于减少失配问题。为了降低工艺梯度影响，需要应用对称结构，确保连线便捷，更好地抗衡横向梯度影响。在硬件布局上，芯片中心压力比较小，并且呈现递增扩散趋势，芯片外围应力比较大。当采用发热期间时，等温线密度会逐渐下降，外围温度的影响比较小。当中间为发热体时，等温线密度表示热能分布，越靠近等温线外侧，温度影响越小。在电路设计中，若存在功率器件，但是匹配器件对温度高度敏感，此时必须合理选择配置位置。通过分析布局规则可知，首先，应当遵循一致性原则，确保匹配期间处于同一方向和等压，质心具备一致性。其次，遵循对称性原则。阵列排布时必须遵循对称排布原则，一般应用X轴和Y轴对称方式。再次，遵循分散性原则。确保器件分散，确保期间均匀分布。最后，遵循紧凑性原则。在排列器件时，确保时间紧凑性[6]。