基于FPGA信号传输两级数字多相滤波器的研究*

（华中光电技术研究所-武汉光电国家研究中心 武汉 430223）

1 引言

数字信号传输通道要求具备有宽频率覆盖范围，较高的灵敏度，实时信号处理等特点[2]。此外，数字信道化传输接收实现了频分和数字下变频，较好地解决了高速A/D芯片与低速信号处理器之间的矛盾[3]。根据应用需求，有时需要对一级信道化输出再进行二级信道化处理，进一步提高分辨率，本文基于多相滤波器组并通过FPGA实现并行结构和多相分支折叠结构，最终高效实现宽带两级数字信号传输信道化[4～5]。

2 信道化系统结构

传统信道化传输模块的实现如图1。

图中x(nT)为采样后的高速数据。hk(nT)，k=0，1，…K-1为带通滤波器。设N阶低通滤波器的单位冲击响应为h0[n]。K个滤波器覆盖整个监视频带，每个滤波器的中心频率是ωk=2πk/K，则：

为了能够覆盖整个频域，采用50%交叠的方式，滤波器在3db处交叠。

图1 数字信道化传输模块结构图

3 多相滤波器组高效结构

对图1中取一具体信道如图2所示。

图2 第K信道滤波原理图

输入信号是x(n1T1)，经过hk(n1T1)后输出uk(n1T1)，再频谱搬移，使其中心频率平移到坐标原点附近得到vk(n1T1)，然后对vk(n1T1)进行M倍抽取，得到该通道输出信号yk(n2T2)，其中T2=MT1。结合式（2）得[6]

设N满足N=KP，令m=r+pK，其中r=0，1，…K-1；p=0，1，…P-1，则

采用50%交叠时式（3）可以改写为

yk(n)可由离散傅立叶反变换表示。IDFT可以利用IFFT进行计算。于是得到图3所示的基于均匀IDFT滤波器组的数字式信道化接收机结构[7～8]。

滤波部分是在抽取之后，即滤波是在降速后进行，提高了实时处理能力。另外，滤波器的系数均分在每个支路上，这样每一支路滤波器的系数就只有原来滤波器系数的1/K个，可以减少滤波运算的累积误差，提高计算精度。

图3 基于DFT的数字式信道化接收模块结构

4 数字信道化FPGA实现高效架构设计

4.1 数字信道化的并行结构

并行结构是一种以资源换速度的方法。利用并行设计思想[9～11]，将式（5）按L=2进行展开。

其框架结构如图4。

图4 M倍抽取的数字信道化并行处理结构

由图4可得，M倍抽取的数字信道化可以分解为两个2M（2M=K）倍抽取的数字信道化。设2M（8）倍抽取的数字信道化的处理速度为f1，则系统处理速度f2=2f1。

4.2 多相分支折叠结构

折叠技术是一种以时间换面积的方法。如图4所示，设x（n）的采样周期为T1，经过8倍抽取后的数据将保持8个时钟周期不变，因此可以对算术运算单元进行8次复用。为方便阐述，将如5图所示一个多相分支结构简记为P0，并将h0(pK+r)简记为hr(p)。

图5 一个多相分支

图5（b）中，Hr=[hr(0)，hr(1)...hr(P-1)]。根据折叠方程可以得出多相滤波器的折叠结构如图6所示。

图6 多相滤波器折叠结构

其中l=1，2...，每K个周期完成一次折叠，如上图所示，在第lK+0个时钟周期，系数向量H7、X（1K-7）送入P0进行处理，P0的输出结果接到ε7(1K)，同理在第lK+1个时钟周期，系数向量H6、X（1K-6）送入P0进行处理，P0的输出结果接到ε6(1K)，这样经过K个周期P0依次输出ε7(1K)…ε0(1K)。

5 系统及各模块实现与仿真

本设计基于Xilinx公司的FPGA，应用ISE开发套件进行设计。整个过程的仿真应用Matlab产生输入信号的采样量化。仿真中需要将Modelsim仿真产生的输出数据导入到Matlab中绘图查看功能实现情况。

5.1 系统框架

本文所研究的两级信道化的宽带数字接收机结构整体系统结构主要由三个大的模块构成，如图7所示，第一个模块是第一级信道化的实现，然后经过第二个模块，进行信道检测后选择出信号所在的信道，也可以通过选择端选择出感兴趣的信道，之后将选择后的信道输入到第二级信道化模块进行二次频段分割，确定信号的最终所在信道[12]。

图7 系统框架图

5.2 系统仿真与实现

为了验证系统结构的有效性，设计了一个8通道的仿真系统。设采样率fs为3GHz，两级均为8个信道。输入信号是载频（即起始频率）为743MHz，带宽28MHz的线性调频信号。调制使各信道中心频率被搬移到零频[13]。由于是实信号输入，所以频谱图是对称的。经过第一级信道化后的结果如图8所示。经过信道检测确定信号出现在信道3中后进入第二级的信道化处理。经Matlab进行多相滤波算法仿真结果如下。

图8 线性调频信号第一级后频谱图

图9 线性调频信号第二级后频谱图

经过仿真验证，输入信号在经过多相滤波器后能够出现在对应信道中，实现输入信号的信道化接收，验证了此系统设计的正确性。

为了验证FPGA实现多相滤波算法的正确性，Matlab控制信号源产生3种4个信号作为输入信号，经过高速ADC接收与FPGA多相滤波信道化处理后，利用仿真软件Modelsim查看输出信道化结果。

ADC采样率fs为3GHz，两级均为8个信道。输入信号为以下4个见表1。

表1 输入信号及参数

4个信号都属于第一级第2信道内，对该信道进行第二级信道化后输出情况如图10所示，4个信号分别处于不同的信道，从而验证了FPGA实现多相滤波信道化的正确性、有效性。

图10 FPGA第二级信道化信道输出

6 结语

本文研究实现了一种基于多相滤波的两级数字信道化的设计，介绍了各模块的功能，着重分析了基于多相滤波技术的数字信道化设计与实现。对设计中应用的技术理论做了相应分析[14]。利用Matlab仿真验证多相滤波算法的正确性，并通过FPGA进行多相滤波信道化实现，最后通过Matlab与Modelsim的仿真，验证了设计的正确性、有效性，完成了基于FPGA实现的两级数字信道化的研究。