一种面向FPGA实现的LDPC编码可配置并行架构设计*

张雪，姜泉江，梁广，余金培

(中国科学院上海微系统与信息技术研究所， 上海 200050；上海微小卫星创新研究院， 上海 201203；上海科技大学信息科学与技术学院， 上海 201210；中国科学院大学， 北京 100049)

随着航天技术的不断进步以及信息的高度数字化，空间探测、光学遥感等卫星应用承载了更广泛、更精确的空间任务[1]。以空间数据源遥感卫星为例，高分辨率、高光谱成像技术的日益更新使得数据量大幅提升，与此同时，用于气象预报、灾害预警等领域的遥感数据具有更高的实时性需求[2]。由此可见，海量数据的高效利用需要高速率的数据传输系统来支持。在星地数据传输中，需要考虑在低信噪比环境、可用频带资源和发射功率有限、系统设计复杂度和成本造价等内外因素条件下，保证数据信息的高速有效传输。采用高性能和高收敛速率的信道编码是提高数传系统传输效率的有效途径。

低密度奇偶校验码(low density parity check, LDPC)于1962年由麻省理工学院Gallager首次提出[3]，是一类具有稀疏校验矩阵的线性分组码，1999年MacKay证明LDPC长码可达到接近Shannon限的性能,同样也有更低的线性译码复杂度和可并行译码的结构特性，可克服Turbo码的长码延时缺陷[4]。虽然LDPC码具有良好的误码性能，但工程上要实现LDPC码并非易事。为降低工程实现的复杂度，文献[5]提出一种由循环子矩阵构成的校验矩阵，由此产生的码字成为准循环LDPC(quasi-cyclic LDPC, QC-LDPC)码。由于其突出的可实现性，QC-LDPC码被应用于众多研究领域并被纳入相关标准[6-7]，其中最常用的7/8码率(8 176，7 154)LDPC码就是由国际空间数据系统咨询委员会(Consultative Committee for Space Data Systems，CCSDS)提供的[6]。该码作为近地空间和深空通信的信道编码方式，构造了具有准循环特性的校验矩阵和系统码结构单位生成矩阵，译码收敛速率较快且便于硬件工程实现。但随着对卫星通信数据传输速率需求的不断增长，串行编码方式的吞吐量远远不能满足应用需求。

目前，关于LDPC码低复杂度编码器的实现，国学外学者已开展了大量研究[8-12]。文献[8]提出一种CCSDS标准下基于递归卷积的并行编码器，在将资源利用率保持在较低水平的同时，实现理想的吞吐量性能;文献[9]充分利用QC-LDPC校验矩阵的循环特性和行重相同的特点提出一种CMMB标准下基于block-row-cycle的LDPC编码器;文献[10]根据IEEE 802.22无线区域网络(wireless regional area network, WRAN)标准，提出全串行编码器和串并混合编码器的设计能够在84种码率的组合下实现低功耗和低资源占用。国内Li等[11]提出3种高效的QC-LDPC硬件编码结构：第1种是移位寄存器累加(shift-register-adder-accumulator, SRAA)的串行编码结构，但不适用于高速编码需求；第2种是SRAA的并行编码结构，但组帧延时较高、同比例所需的寄存器较多；第3种是两级编码TWO-STAGE结构，但需要校验矩阵满秩。文献[12]对上述第1种SRAA的串行编码给出并行编码算法，但并行度的选取受制于准循环子矩阵阶数的整数因子分解情况，当阶数为素数时，不能应用该编码算法来实现并行编码，因此并行度的通用化有待研究。

本文针对文献[11] 中低延时与并行度可配置的应用研究需求，根据第1种SRAA串行编码结构的并行优化方案，提出一种基于FPGA可动态配置的N位并行LDPC编码器设计，推导论证N与速率的制约关系，并使用Xilinx系列在ISE平台上实现了8位并行编码，吞吐量可达2.5 Gbps。

1 准循环LDPC的CCSDS标准应用

1.1 CCSDS标准

CCSDS标准近地空间应用中，LDPC码字结构为7/8码率(8 176，7 154)的系统分组码，也是一组典型的QC-LDPC码。其校验矩阵H是由2×16个准循环子矩阵构成的维度为1 022×8 176的准循环矩阵，如下所示

(1)

其中，Ai,j是阶数为511×511的循环移位子矩阵(i=1,2;j=1,2,…,16)，每个Ai,j行重和列重均为2(即每行、每列有两个“1”)。图1为校验矩阵H的散点图(“1”的位置)，可直观看到其稀疏和循环特性。

图1 奇偶校验矩阵散点图Fig.1 Scatter chart of parity check matrix

生成矩阵G同样是具有准循环特性的大小为7 154×8 176的矩阵

(2)

(3)

1.2 编码原理

LDPC编码算法主要分为两类：基于生成矩阵的直接相乘编码算法和基于近似下三角矩阵RU(Richardson-Urbanke)编码算法。CCSDS标准中7/8码率的系统码(8 176，7 154)采用生成矩阵直接相乘的编码算法，其中7 154为待编码信息向量n

(4)

将待编码信息向量n与生成矩阵G作如下运算，得到LDPC系统码U

U=n·G,

(5)

(6)

输入7 154位待编码信息n，经编码后输出8 176位系统码，其中前7 154位为原编码信息位，后1 022位为生成的奇偶校验位c。

2 高速编码器FPGA结构实现方案

2.1 串行编码方案

Li等在文献[11]中推导了由校验矩阵求得具有系统码结构特性生成矩阵的算法，由此生成矩阵利用SRAA串行编码结构(如图2)可实现低复杂度的串行编码。

图2 SRAA串行编码结构Fig.2 SRAA serial coding structure

串行编码方案即利用生成矩阵的准循环特性，以B1,j和B2,j两个计算单元为一组，共14组(j=1,2,…,14)进行运算。并将待编码信息向量n如下对应分为14个子向量。

(7)

编码步骤如下：

1)硬件初始化时，累加器1、2复位，将B1,1和B1,2第1行数据分别读入511位移位寄存器A和B。

2)对于待编码信息向量m1，第1个时钟时，将m1向量的第一比特数据n1依次与移位寄存器A和B中的数据做相与运算，得到的结果再与累加器中的对应数据相异或，最后结果分别存入累加器1和2中。

同理可得，在2～511个时钟内，每个时钟到来时，移位寄存器A和B所有比特数据右移一位，与待编码信息向量m1的n2～n511数据重复第1个时钟的操作。直到第511个时钟完成后，涉及待编码信息向量m1以及生成矩阵的第1组计算单元B1,1和B1,2的运算完成。并将移位寄存器A和B中的数据更换读入B2,1和B2,2的第1行数据。

3)对于待编码信息向量m2至m14，重复上述向量m1的运算过程，直到第14×511个时钟到来时，所有7 154位待编码信息完成编码，通过累加器1和2组合得到1 022位校验信息，将7 154位缓存信息与这1 022位校验信息结合最终得到8 176位系统码。

2.2 高速并行编码设计方案

串行编码设计方案虽然结构简单，节约资源，但也存在高时延，速率低的弊端。随着超宽带卫星通信高速率、高品质应用需求的日益显著，并行编码方案是实现空间高速数据传输的有效手段。

本文根据准循环LDPC码的结构特点以CCSDS标准7/8码率为例，基于SRAA串行编码方案提出N位可配置高速并行的编码架构，并以8位并行为例加以分析和实现。

当并行度为N，准循环子矩阵阶数为511时，首先对公式(7)的待编码信息做补零处理以满足N位并行的结构特性。设511除以N，余数为r(r=511modN,且r

(8)

(9)

其中，当l+(511+k-N)>511时，nl+(511+k-N)=0。

(10)

(11)

除此之外，为了解决串行编码方案中高时延、速率低这两个主要弊端，本文在结构上不仅做出了并行调整，同时也将存放待编码信息位的输入缓存单元换为延时单元，待编码信息在并行输入添“0”单元的同时也并行送至延时单元，经相应时钟延迟后并行输出，这样既能减少输入缓存模块的资源占用也大大减小了待编码信息由输入到输出的延时周期。以N=8为例，具体结构如图3所示。

图3 基于SRAA结构的8位并行编码结构Fig.3 8-bit parallel coding structure based on SRAA structure

待编码的7 154位编码信息分8位依次送至延时单元和输入信息添“0”单元，延时单元根据编码矩阵单元的周期作相应延时输出，输入信息添“0”单元每隔511位进行一次添“0”操作。随后将8位并行数据输入编码矩阵单元，8组(共16个)移位寄存器同串行编码过程类似，经过每个时钟8 bit移位、异或和累加运算，在14×64个时钟后产生1 022位校验信息。最后与延时单元的待编码信息位在输出数据处理单元进行合并，输出编码后LDPC系统码。

3 编码器复杂度分析与资源评估

针对文献[11]提出的前两种编码方案以及本文的优化方案,表1给出这3种编码算法复杂度的分析对照。由此可见，本文方案所占用的逻辑门数量与并行N成正比，而随着N的增加，编码所用周期成比例减少；当SRAA并行方案与本文方案的编码速率(编码周期)相同(N=7)时，SRAA并行方案所用触发器数量为7 154，本文所需触发器数量仅为2 920。综上所述，SRAA串行方案复杂度较低，但编码速率有限；而对于SRAA并行方案，在相同编码速率情况下，本文并行方案较SRAA并行方案复杂度更低。

表1 3种编码算法速率与复杂度比较Table 1 Comparison of rate and complexity among three coding algorithms

本文根据所提出的可配置并行架构，在FPGA开发平台上，基于ISE的集成开发环境采用Xilinx公司C4VSX55系列的12ff1148型实现了8位并行编码。通过表2与串行方案的资源对比可知，并行方案不仅比串行方案节省9%的资源占用，且最大工作频率达到330 MHz，8位并行吞吐率可达2.5 Gbps。

表2 串行与8位并行编码算法资源占用比较Table 2 Comparison of resource occupancy between serial and 8-bit parallel coding algorithms

4 结论

本文针对准循环LDPC码，为更好地应对卫星超宽带通信系统中高速率、低时延的应用需求，提出一种基于FPGA可动态配置的N位并行LDPC编码器设计，并推导论证并行度N与编码速率间的制约关系。主要具有如下优点：1)通过编码前信息预处理，解决了并行度受限于循环矩阵位数的问题；2)将存放待编码信息位的输入缓存单元换为延时单元，大大减小编码的延时周期；3)相较于SRAA并行方案复杂度更低。最后以7/8码率的LDPC为例，对8位并行编码方案仿真，吞吐量达到2.5 Gbps，实现了高速数据传输的应用需求。本方案的并行度可根据实际情况作以调整，具有更好的工程实现背景。