抗单粒子功能中断的加固技术研究

2020-03-04牛英山

微处理机 2020年1期

刘淼，牛英山

（中国电子科技集团公司第四十七研究所，沈阳110032）

1 引言

随着我国航天领域的飞速发展，各类人造卫星、空间探测器等航天器相继进入太空，为国家的发展和社会的进步提供支持和保障。在太空中，工作环境复杂且恶劣, 严重影响航天器中的集成电路的正常工作，单粒子功能中断就是空间辐射对集成电路的严重影响之一[1]。单粒子功能中断通常由单粒子瞬态和单粒子翻转共同作用产生。由于单粒子瞬态 SET（Single-Event Transient）和单粒子翻转效应SEU（Single-Event Upset）具有任意时间和任意地点的随机性特点以及SET 在一定条件下可转化为SEU 的特点，从而使之成为抗辐射加固集成电路的重点研究内容之一[2]。

2 单粒子功能中断机理分析

单粒子功能中断主要出现在大规模集成电路中，是由一个高能量的粒子入射到半导体材料的反偏PN 结或者体硅区导致的，沿着高能粒子的运动轨迹会产生大量的电子空穴对，当在入射路径沉积的能量足够大时, 会引起集成电路性能下降甚至控制部件出错，引起正常的功能中断或出错。发生单粒子功能中断的器件功能暂时丧失，需电源重启恢复。

图1 是一个CMOS 结构的反相器受到单粒子干扰的示意图，这个干扰产生的脉冲出现在组合逻辑中，称为单粒子瞬态脉冲[3]。

图1 反相器版图横截面图

当单粒子瞬态（SET）所引起的错误被触发器或存储器采样并输出到产生SET 的组合逻辑上并形成环路，从而导致错误状态持续保持，就会产生单粒子功能中断。同样当这种现象发生在触发器或存储器中, 即产生单粒子翻转效应SEU, 当SEU 输出到组合逻辑并形成环路,也会产生单粒子功能中断。随着工艺尺寸不断变小，临界电荷随工艺约成平方关系减小。在超深亚微米工艺下，数字组合电路中的SET 脉冲很容易像正常的信号一样沿着组合逻辑传播并被末端的触发器或存储器捕获形成一个持久的错误,从而导致单粒子功能中断。

3 抗单粒子功能中断加固电路设计

3.1 设计原理

由以上原理可以看出, 组合逻辑上的单粒子干扰是可以通过多级逻辑逐渐吸收的, 只有干扰信号被触发器或存储器锁存,并反馈形成环路,才会产生功能中断, 所以触发器或存储器的信号锁存功能是产生单粒子功能中断的必备条件[4-6],因此对触发器进行抗单粒子加固设计，屏蔽掉干扰信号，就可以解决触发器信号路径上的单粒子功能中断的问题[7-8].

触发器抗单粒子加固设计主要使用加固DICE触发器设计（Dual Interlocked Cell）。加固 DICE 触发器设计主要包含时钟冗余电路、主DICE 锁存器、从DICE 锁存器、延时滤波电路、相位转换电路。图2 是DICE 锁存器主要结构。可见，DICE 锁存器内部有M1、M2、M3、M4 电荷存储节点,其中 M1、M4 存储的电平相同, M2、M3 存储的电平相同, 当干扰粒子进入芯片，使4 个节点中的某一个节点发生翻转, 结构中的双互锁存结构DICE 可以将其余3 个节点的电平值恢复。只有M1、M4 存储节点同时受到高能粒子的影响时,或者M2、M3 存储节点同时受到高能粒子的影响时，才能引发整个电路的翻转。因此DICE 对干扰离子引起的电离翻转,有很强的抵抗能力。本设计将采用加固DICE 触发器进行设计实现。

图2 DICE 锁存器

3.2 设计实现

图3 加固DICE 触发器

设计采用加固DICE 触发器实现抗单粒子功能。设计图如图3。可见，左侧有时钟冗余电路，由4 个反相器组成，将 CK 时钟分为 CK1、CK2、CKN1、CKN2。CK1 和 CKN1 主要控制经过 D1、M4、S4 和两个三态门的传输信号，CK2 和CKN2 主要控制经过D2、M1、S1 和两个三态门的传输信号。同时CK1、CK2、CKN1、CKN2 用在主 DICE 锁存器和从 DICE锁存器，在主DICE 锁存器中，CK1 和CKN1 控制M4 上的信号的锁存，CK2 和 CKN2 控制 M1 上的信号的锁存。在从DICE 锁存器中，CK1 和CKN1 控制S4 上的信号的锁存，CK2 和 CKN2 控制 S1 上的信号的锁存。延迟滤波电路由延迟单元和滤波电路两部分组成，主要功能是利用延迟单元,在前后2～3 个时刻分别对输入数据进行取样。若数据不同，说明受到SET 干扰，此时滤波电路会维持之前的状态。如果电路要屏蔽SET, 延迟电路的延迟时间要大于干扰脉冲的宽度。该设计中将延迟滤波电路放到输出端，即能够对输入端的普通SET 干扰能够进行屏蔽，也能对发生在触发器内部单粒子瞬态干扰进行屏蔽。当单粒子干扰发生在时钟上升沿时，形成信号锁存，该电路无效，需要相位转换电路进行屏蔽。主从两个DICE 锁存器主要用于对内部产生的单粒子干扰进行屏蔽，在主DICE 锁存器中，M1 信号与M4信号相同，当M1=1 时，M4=1，如果M1 上出现单粒子干扰脉冲，将信号拉低，M1=0，输入与M1 相连的MOS 管 P3 导通，M3 上出现干扰脉冲，M3=1，输入与M3 相连的MOS 管N9 导通，与N9 串联的MOS管N8 的输入端连接时钟，处于截止状态，所以该干扰脉冲被截止在N8。同样如果M4 上出现单粒子干扰脉冲，将信号拉低，M4=0，输入与M4 相连的MOS管P2 导通，M2 上出现干扰脉冲，M2=1，输入与M2相连的MOS 管N5 导通，与N5 串联的MOS 管N4的输入端连接时钟，处于截至状态，所以该干扰脉冲被截止在N4。在从DICE 锁存器中，S1 信号与S4 信号相同，当S1=1 时，S4=1，如果S1 上出现单粒子干扰脉冲，将信号拉低，S1=0，输入与S1 相连的MOS管 P9 导通，S3 上出现干扰脉冲，S3=1，输入与 S3 相连的 MOS 管 N14 导通，与 N14 串联的 MOS 管 N15的输入端连接时钟，处于截至状态，所以该干扰脉冲被截止在N15。同样如果S4 上出现单粒子干扰脉冲，将信号拉低，S4=0，输入与S4 相连的MOS 管P10 导通，S2 上出现干扰脉冲，S2=1，输入与 S2 相连的 MOS 管 N12 导通，与 N12 串联的 MOS 管 N13的输入端连接时钟，处于截至状态，所以该干扰脉冲被截止在N13。但是因为S3 通过组合逻辑与输出相连，所以这种干扰会输出到下一级，变为单粒子瞬态干扰。单粒子瞬态会通过组合逻辑传输到下一级触发器，并且被DICE 结构屏蔽。相位转换电路是buffer 链组成的delay 单元，位置是在第一级的trinv的输入端，其功能是将输入信号D 分解为信号相同，相位不同的两个输入信号D1 和D2，如果单粒子干扰信号在时钟沿产生，在其后面的传输路径上的 M1 和 M4 信号相同，相位不同，同样，S1 和 S4 信号相同，相位不同。与S3 相连的PMOS 的输入端连接S1，与S3 相连的NMOS 的输入端连接S4，如果有单粒子干扰导致PMOS 和NMOS 同时导通，因为相位不同，也不会出现短路和翻转现象。

4 抗单粒子功能中断加固技术仿真分析

4.1 仿真原理

为检查抗辐射加固电路在辐射环境下的抗加能力，本设计使用电流源作为单粒子对电路的影响的模型，使用Cadence 仿真软件来模拟单粒子辐射对电路的影响。其电流源表达式为：

其中T 是和晶体管模型及离子能量吸收（LET）有关的常量，P 管和N 管的值不同，t 是时间变量。

仿真使用的干扰电流源能量表如表1 所示：

表1 电流源能量

仿真使用的是I=10mA，上升沿延迟=25ps，保持时间=135ps，下降沿延迟=60ps，电荷数=3.002pC。

电路采用上华0.5μm 工艺库，模型为tt_5v，仿真时，供电电压为5V，温度为室温25℃。为了便于进行 SEU／SET 故障注入，采用时钟频率=20MHz，采样周期为3μs。

4.2 仿真结果

触发器仿真所采用的电路图如图4 所示。

图4 仿真电路图

从图4 可以看出，干扰源1 和2 设置在D2 端，干扰源3 和4 设置在D1 端，干扰源5 和6 设置在M4 端，干扰源7 和8 设置在S4 端。每个干扰源设置三个干扰信号，分别设置在一个时钟周期的高电平阶段，低电平阶段和上升沿阶段，如图5 所示。

图5 局部波形图

仿真波形如图6 和图7 所示。由图6 和图7 可见，在D2 端，当D2=0 时，输入干扰源1，模拟辐照时单粒子效应产生的瞬间的高电平，当D2=1 时，输入干扰源2，模拟辐照时单粒子效应产生的瞬间的低电平。其他干扰源也是用相同方法设置。由输出波形可以看到，虽然干扰源在触发器内部产生信号波动，输出波形未受影响。