新型低功耗金属氧化物TFT集成行驱动电路

林奕圳， 胡宇峰， 周 雷， 吴为敬*， 邹建华， 徐 苗， 王 磊， 彭俊彪

(1. 华南理工大学 发光材料与器件国家重点实验室， 广东 广州 510640；2. 华南理工大学 电子与信息学院， 广东 广州 510640； 3. 广州新视界光电科技有限公司， 广东 广州 510730)

1 引 言

近年来，金属氧化物薄膜晶体管(MO TFTS)由于具有良好的均匀性、高迁移率和与a-Si TFT良好的工艺兼容性等优点[1-8]，具有广泛的应用范围，例如，显示像素电路及行驱动电路、柔性集成电路和传感应用。采用TFT技术集成行驱动电路可节省芯片成本，是实现窄边框显示的关键技术[9-11]，目前已有一些基于金属氧化物TFT的行驱动电路学术论文发表。金属氧化物TFT行驱动电路一般关注以下几个方面性能：速度[12-13]，功耗[14-15]，可靠性[16-19]。高速设计主要面向高分辨率显示的应用需求，低功耗性能主要满足便携应用的需求，可靠性主要考虑长时间工作或极端工作条件下的稳定性问题。由于动态功耗占整个功耗的大部分，目前主要有行驱动电路的低功耗设计：(1)减少时钟个数，比如输出模块采用DC-DC设计；(2)减小连接到时钟信号的TFT尺寸。另外，MO TFT与a-Si TFT或LTPS TFT相比，在零Vgs情况下的相当大的漏电流。所以，金属氧化物TFT行驱动电路通常采用两个负电源来解决由金属氧化物TFT的耗尽模式引起的电流泄漏问题[12-17,19]。然而，双负电压源设计将导致与外围电路匹配困难，在系统集成上会存在兼容性的问题，而且更大的电源电压峰值会导致更高的功耗。

本文提出了一种新型耦合电路结构，基于该耦合电路结构只采用一个负电源就可以防止氧化物TFT耗尽模式引起的电流泄露问题，并由此设计新型氧化物TFT行驱动电路拓扑，并进行了实验验证。

2 金属氧化物薄膜晶体管工艺

本文介绍的行驱动电路是使用刻蚀阻挡型In-Zn-O薄膜晶体管(IZO TFT)来集成的，IZO TFT的制作工艺如下。首先，在玻璃基板上形成一层200 nm厚的钼(Mo)作为栅电极；然后，采用等离子体增强化学气相沉积(PECVD)工艺制备200 nm厚的SiO2层作为栅绝缘层。使用射频(RF)磁控溅射在SiO2层上沉积30 nm的有源层。 IZO半导体层在温度为350 ℃的O2气氛下预退火30 min；然后，制备用于保护有源层的刻蚀阻挡层(ESL)，并使用干法刻蚀进行图案化。使用DC溅射沉积钼作为源(S)/漏(D)电极。最后，制作一层厚度为300 nm的SiO2钝化层以保护TFT器件。图1为IZO-TFT的转移特性曲线(W/L=20 μm/10 μm)。从器件的特性曲线可以提取器件的参数，场效应迁移率、亚阈值摆幅和阈值电压的提取值分别为33.8 cm2/(V·s)、211.7 mV/decade和0.0 V。

图1 沟道宽长W/L=20 μm/10 μm的IZO TFT转移曲线

Fig.1 Transfer characteristic of IZO-TFT withW/L=20 μm/10 μm

3 电路拓扑与工作原理

3.1 行驱动电路拓扑

图2为所提出的行驱动电路的原理图，由输入模块、AC-AC输出模块和新型耦合电路模块组成。输入模块由M1和M2组成，用于接收前一级的输出信号。 M3、M4、M7、M8和C1构成AC-AC输出模块，其中M3和C1构成耦合自举结构，可保证在驱动阶段完全打开M3和M4。此外，提出了一种由M5、M9和C2组成的新型耦合电路模块，以在驱动阶段期间将节点Qb的电压拉低到低于Vss的电压，可保证能彻底关断M7和M8，从而实现整个行驱动电路只采用一个负电源信号。

图2 本文提出的行驱动电路原理图

Fig.2 Circuit schematic of the proposed gate driver circuit

3.2 行驱动电路驱动时序及模块连接关系

图3示出了所提出的行驱动电路的工作时序图，包括3个工作阶段，分别是充电阶段(阶段1)、驱动阶段(阶段2)和复位阶段(阶段3)。

图3 行驱动电路时序

在阶段1中，当时钟信号CLK1为高电平时，M1和M2导通。因此，通过Vin将节点Q电压(VQ)充电到高电平。此外，C2通过CLK1充电至高电平，并且Qb电压(VQb)通过M9放电至低电平Vss。同时，CLK2为低电平，COUT、GOUT节点电压保持为低电平。

在阶段2中，CLK1变为低电平，CLK2变为高电平，COUT和GOUT节点电压由M3和M4充电到高电平，VQ由C1进一步自举至比Vdd更高的电平。因此，M3和M4被彻底地打开，COUT和GOUT电压可以快速充电到Vdd。同时，当CLK1变为低电平时，M9被关断，CLK3也为低电平，M5被关断。VQb通过电容C2耦合至低于Vss电平，则M7、M8被完全关断，没有泄露电流。通过新型耦合电路结构，尽管我们仅施加一个负电压电源Vss，但VQb足够低,可在该阶段完全关闭M7和M8，COUT和GOUT可以达到全摆幅。

在阶段3中，CLK3变为高电平以导通晶体管M5，使得VQb充电至高电平以导通M6、M7和M8。随后，节点Q、COUT和GOUT的电压被放电到低电压Vss。此时，电路返回初始状态并等待下一次输出。在空闲时间，节点Qb的电压波动虽然增加了动态功耗，但不影响行驱动的正常工作。

图4为描述行驱动电路各级之间的连接关系的模块图。行驱动电路使用3个时钟信号CLK1、CLK2和CLK3，它们都具有相同的占空比1/3。若时钟的脉冲宽度保持不变而周期加倍，使相邻时钟高电平信号的时间间隔等于脉冲宽度，在输出阶段,节点Q、Qb的电压需要保持的时间加倍，只要能够满足上拉晶体管彻底打开和下拉晶体管彻底关断的条件，就可以将行驱动电路的驱动方式从单边驱动转换为双边驱动，这有效地降低了高分辨率显示器的设计难度[19]。

图4 行驱动电路模块图

4 结果与讨论

4.1 SmartSpice仿真

图5为使用SmartSpice软件仿真的节点Q、Qb、COUT和GOUT电压的瞬态波形。在驱动阶段(阶段2)开始，由于电容C2的耦合效应，VQb被拉低至远低于Vss的电平。同时，节点Q的电压通过电容C1耦合至远高于Vdd的电平，这允许输出COUT和GOUT节点电压快速充电到Vdd。在驱动阶段，节点Qb会通过M5、M9充电，可以通过减小M5、M9的宽长比减缓充电速度，从波形图可以观察到在阶段2结束时，VQb还可以保持为-6.503 5 V，低于Vss，因此可以彻底关断下拉晶体管M7和M8，COUT和GOUT实现全摆幅输出。图6为第1、第2、第5、第6和第100级(脉冲宽度为10 μs)的输出波形，其负载为RL=3 kΩ，CL=30 pF。与第一级相比，第100级的输出波形没有明显失真，可以判断各级行驱动电路工作正常。因此，所提出的行驱动电路可适用于60 Hz的刷新频率的1 980×1 080分辨率的显示器。

图5 行驱动电路节点Q、Qb、COUT和GOUT仿真波形。

图6 行驱动各级仿真输出波形

4.2 实验及测试结果

我们成功地在玻璃基板上制作了行驱动电路以验证其实际功能，其设计规格如表1所示。这里，M4和M8的W/L设计得比其他晶体管更大，以保证充分的驱动能力，M5和M9的W/L设计得比较小，以保证VQb维持在较负电平。

图7为一级行驱动电路的光学显微照片，包括信号线在内的单级行驱动电路大小为831 μm×325 μm。为了增强大面积金属薄膜在玻璃上的附着力，我们在每个电容的布局上放置了一系列20 μm×10 μm的过孔。

图8为行驱动电路的测试实物图。FPGA(Field-programmable gate array,现场可编程门阵列)生成与行驱动时序相对应的时钟信号，其电平为[0 V -3.3 V] 通过电平移位器转换为[-6 V -10 V]。然后，将来自电平移位器的时钟信号和电源信号连接到信号转接板一端，另一端则通过软带连接到待测试的行驱动电路。最后，使用示波器检测行驱动电路的输出波形。

图9为所提出的行驱动电路在33.3 kHz的时钟频率下的测量输出波形，其中电阻负载RL=3 kΩ，电容负载CL=30 pF。图9(a)为初始信号(黄色曲线)和第一级输出(绿色曲线)的波形对比，而图9(b)表示第一级(绿色曲线)和第三级(黄色曲线)输出波形对比。可以看到，输出波形的脉冲宽度为10 μs。第一级的输出电压摆幅为[-6.0 V，10.1 V]，而第三级的输出电压摆幅为[-6.0 V，10.0 V]，可以认为所提出的行驱动电路能够实现全摆幅输出，证明通过采用新型耦合电路结构，所设计的行驱动电路在单个负电源的情况下也可以很好地工作。在33.3 kHz的时钟频率下，单级行驱动电路的功耗为160 μW。

表1 行驱动电路设计参数

图7 行驱动电路光学显微图

Fig.7 Optical micrograph of the proposed gate driver circuit

图8 电路测试实物图

行驱动电路的功耗组成包括静态功耗PS和动态功耗PD。静态功耗是指行驱动电路中状态稳定时流经晶体管电流产生的功耗，其值一般较小。而由时钟信号的容性负载引起的动态功耗是电路整个功耗的主要部分[14]，其计算公式为:

(1)

其中，PD为动态功耗，C为电容，f为时钟频率，V为时钟电压范围。由公式(1)可知，V直接影响到动态功耗，采用双负电源结构的行驱动电路时钟电压范围较采用单个负电源结构的行驱动电路时钟电压范围大，因此本文提出的新型行驱动电路能够节省动态功耗。为了公平地比较与其他文献中行驱动电路的动态功耗[17,19]，可以计算连接到时钟信号的等效寄生电容。从表2中可以看出，与文献[17]和文献[19]相比，本文的等效寄生电容是一个相对较小的值。值得注意的是，本文提出的电路的输出模块中采用AC-AC方式，时钟直接连接到上拉晶体管的漏极，且为了保证驱动能力，上拉晶体管会设置得比较大，其寄生电容也会导致较大的动态功耗。DC-DC型输出模块的上拉晶体管的漏极是直接连接到电源Vdd而不是连接到时钟CLK ，因此相比于AC-AC输出方式会消耗更少的动态功耗[15]，若将本文中行驱动输出方式设计为DC-DC方式，则行驱动电路的功耗可能会进一步下降。

图9 (a)触发信号和第1级输出波形；(b)第1级和第3级输出波形。

Fig.9 (a)Trigger signal and output signal from 1st stage circuit. (b)Output signal from 1st stage circuit and 3rd stage circuit.

表2 功耗对比

5 结 论

本文提出了一种使用金属氧化物TFT集成的行驱动电路，其中采用新型耦合电路结构可使行驱动电路在单负电源的情况下工作。行驱动电路是在玻璃基板上使用刻蚀阻挡层(ESL)结构的IZO TFT集成制备。行驱动电路可以在33.3 kHz时钟频率、电阻负载RL=3 kΩ、容性负载CL=30 pF的测试环境下成功实现全摆幅输出。此外，行驱动电路的每级功耗仅为160 μW。