一种基于FPGA的冲击应力下空封键合线短接判定方法

2018-08-22黄晓彬王培培季振凯

电子与封装 2018年8期

黄晓彬，王培培，季振凯

（1.无锡中微亿芯有限公司，江苏无锡 214072；2.中国电子科技集团公司第五十八研究所，江苏无锡 214072）

1 引言

随着高可靠集成电路对外界环境和电路本身的稳定性要求越来越高，陶封芯片因其高可靠性、高耐湿性、良好的绝缘性和气密性被广泛应用于军用集成电路和宇航级集成电路。集成电路的设计规则正在朝着体积小、功能多、速度快的方向发展，使得电路芯片尺寸相对减小，而I/O管脚的数量却相对增加，这时陶瓷封装芯片的键合线布局结构就显得尤为重要。

1.1 陶瓷封装的键合引线布局

陶封芯片大都使用多层或多排焊盘外壳来封装，并且焊盘的间距较小。目前多层焊盘外壳封装的芯片键合引线层数多为2层，也有少部分是3层的，另外，有的芯片还需要加接地线，即向下键合；而多排焊盘外壳则在一层瓷片上有2排、3排甚至4排焊盘[1]。这些键合引线的典型布局结构主要是为了使陶封芯片尺寸尽可能小且增加I/O管脚数量的规模，以适应更多的功能需求。

1.2 陶瓷封装中键合引线在机械冲击下的主要问题

陶封芯片内部为空腔结构，即内部除芯片外不填充其他物体，因此不同于塑封芯片，陶封键合线无填充物进行隔离固定。陶封芯片经过多次冲击或长时间受应力工作后，引线强度会变弱，多层焊盘外壳封装键合引线的抗拉强度也不同。一般情况下，其抗拉强度是由3层引线→2层引线→1层引线→向下键合线依次增加；同时，高密度的封装形式使得键合引线间隙变小，这些因素都可能会造成芯片键合引线的接触性短路。

当陶封芯片在机载或弹载环境下工作时，整机的瞬间加速度很大，会对陶封芯片造成巨大的冲击应力，此时陶封芯片中的键合线受到冲击后会发生振动，当键合线在某个方向上振幅足够大时，相邻键合线可能会短接，键合线短接会导致I/O端口的信号逻辑异常，一般表现为端口逻辑值无法正常翻转，导致相关电路功能异常，继而影响整机的正常工作，产生严重后果。

为了防止芯片受冲击后由于上述问题而导致电路功能失效，在芯片设计过程中，键合线要充分考虑引线参数的选择，如直径、电气特性、导热特性、机械性能和化学稳定性等；在充分优化引线布局布线设计和键合线工艺参数的基础上，还需要对芯片参考整机应用的实际要求进行机械冲击摸底实验，以验证陶封芯片的封装合理性和可靠性。

2 键合引线短接判定方法

为了保证芯片满足预定用途所要求的质量和可靠性，需要对芯片进行一系列环境、机械、电气的试验程序，如封盖前内部检测、温度循环、粒子碰撞噪声检测、老炼电测试、密封检测和键合线短接加严测试等。

2.1 常规陶瓷封装鉴定考核中的键合线短接判定

机械冲击法：目的是检测器件能否适用在需经受中等严酷程度冲击的电子设备中，如装卸、运输或现场操作中由于突然受力或运动状态突然变化而产生的冲击。试验完成后，对受测器件进行外壳、引线或密封目检[2]。

扫频振动法：目的是测定在规定频率范围内，振动对器件的影响。在X、Y和Z 3个方向上各进行4次循环测试后，对受测器件进行外壳、引线或密封目检[2]。

恒定加速度法：目的是确定恒定加速度对微电子器件的影响，在确定了适当的应力强度下，对器件在规定时间内施加规定的加速度，可以检测冲击和振动实验不能检测出的结构和机械类的缺陷[2]。

(2)在干态条件下,随着载荷由0.5 MPa增大至1.5 MPa,磨屑被挤压成完整的磨屑膜,有效隔离了试样与对磨销的直接接触,使得摩擦系数逐渐减小;但由于磨屑膜在高载荷下更容易被破坏,使得质量磨损率逐渐增大.

上述3种常规鉴定考核试验的测试项均不是加电测试项，且为破坏性试验，即只能检测出键合线断路和结构性短路的情况，无法检测出键合线在瞬间强冲击应力下的短时间短接的情况。

2.2 三综合试验中的键合线短接判定

三综合试验是指综合温度、湿度、振动3个环境应力的试验。在设定好温度和湿度范围后，将待测芯片放入试验箱箱体，按规定将电振动应力周期性施加到芯片上，从而获得芯片在综合的恶劣环境下的各项性能指标。

与上述3种常规鉴定方法一样，三综合试验也不是加电测试项，无法检测出芯片在瞬间加速度极大的情况下键合线的短接现象。

2.3 基于高速摄像的键合线短接判定

基于高速摄像的键合线短接判定方法的关键在于进行高速摄像头捕捉键合线振动图像和后期电学判定。

将待测陶封芯片开盖，冲击实验的电路安装到固定装置上后，在X、Y、Z 3个方向上分别施加特定加速度的机械冲击[2]，用高速摄像机拍摄芯片内部键合线在冲击实验过程中的振动情况，对比振动异常的区域和对应陶封芯片的封装图，确认可能短接的键合线（由于高速摄像机拍摄的照片为2D图片，所以无法通过照片完全确认短接的发生，需要将其对应的引脚选出进行后期电学判定是否真的短接了）。

假设引出了两个管脚（这里记为I/O1与I/O2），将管脚I/O1经过一个电流敏感放大器后接电源正极，管脚I/O2接电源负极。设置合适的电流敏感放大器放大倍数，在正常情况下电源上显示的电流为0 A，示波器上显示的电压为0 V，如果这两个管脚发生短接现象，则电流敏感放大器输出端上的电压会发生跳变，具体表现为：（1）电压由低电平跳变为高电平；（2）高电平会维持一段时间；（3）电压再由高电平跳变至低电平[3]。

基于高速摄像的键合线短接判定方法存在以下几个主要缺点：（1）实验步骤过于复杂，比较依赖设备的精度；（2）实验判定效率低下，一方面，高速摄像机定位捕捉每次只有几十根键合线，这就需要反复多次冲击实验才能得到预期现象，另一方面，每次电学判定只能判定一对键合线是否短路；（3）无法判定多层焊盘外壳封装的陶封芯片。

2.4 基于端口信号两两异或的键合线短接判定

基于端口信号两两异或的键合线短接判定方法在一定程度上解决了上述部分问题，其原理为受冲击电路相邻引脚输出频率相同、相位相反的方波信号，外围判定电路将相邻方波信号做异或运算，最后一个I/O脚与前一个I/O脚产生的方波信号和第一个I/O脚产生的方波信号做异或运算。正常情况下，由于相邻管脚产生的方波信号频率相同、相位相反，其做异或逻辑结果应该为1，若相邻引脚受冲击时短接，则这对引脚产生的信号会不稳定，此时做异或逻辑运算结果为0，同时触发锁存器锁存，锁存器输出端保持0输出。

若无键合线短接的情况发生，则传输到PC机的数据字为8’b1111_1111；如果相邻键合线（都为普通I/O管脚）短接了，则会产生连续的3个0；如果相邻键合线（一个为普通I/O管脚，另一个为电源或地管脚）短接了，则会产生连续的2个0。最后根据0的个数和0在整个数据串中的位置，对照芯片原理图，进一步推断短接的键合线属于哪两个具体的引脚[3]。

基于端口信号两两异或的键合线短接判定方法虽然将实验设备和实验流程简化，但同时也产生了新的问题：由于芯片管脚不是顺序排列，当芯片管脚过多时，上传给上位机的数据字符串需要对照芯片原理图管脚和代码数据字定义进行解析，出错的数据字也会有多种形式，无法通过数据字符串直观得出短接键合线所对应的管脚，消耗大量时间。

3 基于FPGA的冲击应力下键合线短接判定

针对以上问题，本文提出一种新的基于FPGA的判定方法，在大大简化实验设备和实验流程的基础上，同时对外围判定电路的代码进行优化，使上位机得到的数据字符串可以直观表达短接的键合线引脚，大大降低短接键合线的判定复杂度，进一步提高冲击实验的可靠性。

3.1 基于FPGA的键合线短接判定原理

其基本功能框图如图1所示，整个判定系统分为受冲击电路和判定电路两个部分，受冲击电路每个引脚通过等长的蛇形线连接到判定电路，以保证相位偏移小到忽略不计。判定电路由一个或多个(根据待测芯片管脚数而定)FPGA电路和上位机组成，一般选用塑封芯片以保证判定电路在冲击实验中不会发生系统性功能故障。

图1 基于FPGA的键合线判定方法功能框图

受冲击电路的基本原理框图如图2所示，电路上电后，配置芯片将配置信号发送到待测试FPGA陶封芯片，芯片所有I/O管脚均按固定频率（本文实验频率设置为1 MHz）发送方波信号，相邻引脚的方波信号相位相反。如果I/O口相邻的引脚为电源地脚，则相位相反顺延至电源地脚的下一个I/O引脚。

图2 受冲击电路功能框图

图3 判定电路功能框图

判定电路的功能原理框图如图3所示，每个I/O引脚的信号进入判定系统后与此信号的反相信号（进行一次非逻辑运算）进行异或逻辑运算，由于异或逻辑运算两输入信号频率相同、相位相反，所以正常情况下异或逻辑运算结果始终为1。当机械冲击应力使芯片任意两相邻管脚短接时，I/O引脚不会产生稳定的方波信号，此时异或逻辑输出结果为0，触发相应锁存器锁存，锁存器Q输出端恒定为0，锁存器输出端恒定为1，当任意锁存器输出端为1时，传输使能输出有效。判定电路将所有锁存器的数据按8 bit为一组组成1个字节，以串行RS232协议的传输形式发送给上位机。

正常情况下，传输到PC机的1个字节数据为8’hFF，如果I/O管脚与电源地管脚键合线短接，则会产生1个0；如果I/O管脚与I/O管脚的键合线短接，则会产生连续的2个0；电源地管脚输出值保留。为了能够通过上位机接收到的数据直观看出短接的键合线所在的位置，本文在数据并转串时给相应锁存器的输出值和电源地管脚输出值按照真实管脚顺序进行排序，且若锁存器不满8个字节，则数据高位补1。以24个管脚的芯片为例，2管脚为电源地管脚，3、13和14管脚为普通I/O管脚，2与3管脚短接，13与14管脚短接后，如表1所示，对比文献[3]的数据说明本文排序判定的重要性。

表1 本文与文献[3]的数据判定对比

如表1所示，文献[3]获取的串行数据由于没有按照管脚顺序排序，且不保留电源地输出脚，因此在判断过程中串行数据的值是没有规律可寻的，需要同时核对代码和芯片原理图才能准确得出短接键合线的位置。而本文提出的短接线判定方法相应位置的0就表示相应位置的管脚短接，因此可以根据获取的串行数据，直观得到是哪些具体管脚的键合线短接，对于成百上千个管脚的芯片，判定速度和准确性显然大大提升。

3.2 基于FPGA的键合线短接判定装置和实测结果

如图4所示，将受冲击芯片电装于PCB板上并用点胶固定，然后将PCB板固定在提供冲击应力的设备上，上电实测。根据以上实验原理对CQFP228封装的芯片分别在X、Y、Z 3个方向各进行3次带点冲击实验。P1引脚锁存的数据为向PC机发送的最后一个数据字的最低位，之后的数据位按照管脚顺序依次类推。9次实验在对应方向上都设置3000 g的加速度，实验数据如表2所示。