基于埋容材料的PDN阻抗仿真与优化*

张晓雄，梁 芳，朱红琛，杨章平

（中国电子科技集团公司第三十研究所，四川 成都 610064）

0 引 言

现代电子产品的性能不断提高，重量和尺寸朝着“轻、薄、短、小”方向发展，使得印制板的发展趋于高密度和高性能。同时，受集成电路工作频率提高、工作电压降低、电流增大的影响，对板级电源分配网络（PDN）的电源完整性要求不断提高，PDN阻抗必须大幅度降低。本文主要对埋容材料等因素对板级PDN阻抗的影响进行分析，并利用Cadence Sigrity软件进行仿真验证。

1 PDN相关概念

系统PDN按位置和速度可以划分成四个部分——系统外配电网络、PCB电源分配网络、封装电源分配网络以及芯片内半导体电源分配网络[1]。PCB的PDN如图1所示，包含稳压模块（VRM）、各种去耦电容器、电感/磁珠等串联器件和电源/地平面等。

图1 板级电源分配网络

PDN的各组成部分都存在感性或容性，且不是理想元件。因此，PDN的阻抗并不是恒定的值，而是与频率相关的阻抗。由于PDN阻抗的存在，当芯片的电流发生波动时，芯片焊盘上的电压也会产生波动。这个电压波动一方面影响平面为数字信号提供稳定的电压参考，另一方面会使提供的电源电压抖动，影响器件的工作性能。当平面电压波动超出器件的容忍范围时，会造成系统不能正常工作[2]。这就要求PDN阻抗必须低于某一最大容许值，即目标阻抗[3]：

式中，Ztarget表示目标阻抗，即PDN容许的最大阻抗（单位为Ω），Vdd表示特定轨道的供电电压（单位为V），ripple表示可容许的纹波（通常为5%或3%），Itransient表示最坏情况下的瞬变电流（单位为A）。理论上，Itransient与芯片的工作状态有关，且随频率变化。这个瞬变电流的频谱可以覆盖到几倍于时钟的频率，实际中很难获取。所以，在工程应用中，通常根据经验法则粗略估计，使用芯片最大工作电流的一半进行计算。

2 板级PDN阻抗的优化

2.1 优化思路

在进行板级PDN阻抗优化时，需要根据芯片的工作频率确定优化的范围，并选择适合的器件与优化方案。图2显示了在控制目标阻抗时板级PDN各部件起作用的频段范围[4]。

在板级PDN中，电源模块、电解电容、电感/磁珠主要影响低频端的阻抗。通常情况下，电源模块对其外围的电解电容、电感/磁珠的选择有相应要求，且低频端的阻抗易于控制，因此不是PDN优化的重点。陶瓷电容和电源/地平面主要影响高频端的PDN阻抗，是板级PDN设计与优化的重点。

图2 板级PDN各部件起作用的频段范围

2.2 分立电容的影响

理想的电容器不存在寄生参数，但实际中的电容器由于封装、材料等方面的影响，含有等效串联电阻ESR、等效串联电感ESL、绝缘电阻Rp、介质吸收电容Cda和介质吸收电阻Rda等。电容的等效模型如图3所示[5]。

图3 电容的等效模型

从简化的电容模型可以看出，真实的电容相当于一个LC串联谐振电路，在谐振频率之前呈现出容性，在谐振频率之后呈现出感性。不同容值的电容并联后，在各自的自谐振频率点之间会出现反谐振点。电容的阻抗曲线如图4所示[6]。

图4 电容的阻抗曲线

电容的自谐振频率（Self Resonant Frequency，SRF）fSRF的计算公式为[7]：

其中fSRF表示自谐振频率，ESL为寄生电感，C为电容容值，Lmnt为安装电感。受寄生电感和安装电感的影响，电容的谐振频率通常只能达到几十兆赫兹。为了降低高频端的PDN阻抗，一般只能通过添加足够数量和种类的电容来实现。

安装电感示意图如图5所示，包括了Labove-IC、Labove-CAP和Lbelow。安装电感各部分电感值的大小与电流回路面积（图5中的阴影区域）相关，而回路面积由相应的d和h决定。因此，减小d和h是减小安装电感的关键。其中，d由PCB的布局和布线决定的，而h由PCB的芯板和半固化片厚度决定。因此，设计时需要将电容靠近IC放置，并选择合适的叠层来减小安装电感。

图5 安装电感示意

2.3 电源/地平面的影响

印制板中的电源/地平面可以看做一个平面电容。平面电容的计算公式为：

其中C为电容量，单位pF；ε0为空气的介电常数（8.854）；εr为介质的相对介电常数；S为电源/地平面导体的面积，单位m2；h为导体间的距离（介质厚度），单位m。由于普通FR4材料芯板的εr约4～4.5，h最小约0.05 mm，因此其平面电容密度小，在80 pF/cm2以下。在平面面积受限的情况下，形成的电容容量很小，自谐振频率很高，因而对降低板级PDN阻抗的贡献会比较有限。

2.4 埋容材料的影响

埋容材料的构造类似于印制板基材中的芯板，其两面是1/2盎司或1盎司的铜箔，中间为介质层。介质的主要成分是改性环氧，通过添加不同的填料实现不同的电容密度。埋容材料与普通FR4芯板的区别在于：介质的介电常数很高（可以达到20以上），且介质厚度很薄（可以达到10 μm以下）。

使用埋容材料替代普通FR4芯板，可以利用介质厚度很薄的特点，使安装电感中的Lbelow大幅度降低，进而提升分立电容的自谐振频率。同时，利用高介电常数的特点，提高电源/地平面的电容量，使其自谐振频率向低频端移动，从而减小分立电容与电源/地平面之间的反谐振点影响，在较宽的频率范围内降低PDN阻抗。

3 PDN阻抗的仿真与优化

3.1 PDN信息与目标阻抗

用于仿真的项目采用了2片FPGA与1片DSP搭建系统框架，PCB设计如图6所示。其中，FPGA（位号D5、D14）型号是SM2V6000BG575，核心电压为1.5 V，允许的电压波动是5%，实际最大工作电流为4 A，最高工作频率为360 MHz；DSP（位号D6）型号是FT-C6713，核心电压为1.26 V，允许的电压波动是0.06 V，最大工作电流为1.2 A，最高工作频率为300 MHz。根据式（1），计算1.5 V和1.26 V的目标阻抗分别为0.0375 Ω和0.1 Ω。

图6 PCB设计

原设计的1.5 V电源使用了4种共51个电容。其中，电解电容有2种共5个；1.26 V电源使用了4种共22个电容，其中电解电容2种共3个。PCB设计为8层板，1.26 V和1.5 V位于L5层，L4层为地层。因此，L4与L5层的芯板可使用埋容材料进行替换。

3.2 埋容材料与去耦电容

埋容材料选择3M公司的C-ply系列。为了对比不同电容密度的材料对PDN阻抗的影响，共选取了C0614、C1012、C2006、C4003四种型号进行仿真，主要参数与0.1 mm的FR4芯板对比如表1所示。

表1 FR4与C-ply系列埋容材料主要参数

在去耦电容优化中，陶瓷电容的容值范围主要采用Decade Methods方法选择。从10 nF到10 μF按 1、3.3、10进行步进，并选择 0402、0603和0805三种封装尺寸，同时对原设计中使用的陶瓷电容进行保留。由于所选电源模块对输出端的电解电容做了要求，因此也一并进行保留。仿真中所有电容均使用KEMET公司对应产品的SPICE模型。

3.3 仿真与对比分析

使用Cadence Sigrity的OptimizePI仿真工具，对使用FR4材料和埋容材料情况下的电源网络分别进行PDN阻抗仿真，并优化去耦电容。以1.5 V网络在D5处的PDN阻抗为例，使用FR4和C2006材料的优化结果，分别如图7、图8所示。可以看出，使用0.1 mm的FR4材料，去耦电容优化并未带来明显效果；单纯使用C2006材料替换内层芯板后，满足目标阻抗的频率范围反而减小，但对电容进行优化后，频率范围得到明显提升。

图7 使用0.1 mm FR4材料的仿真优化结果

图8 使用C2006材料的仿真优化结果

使用不同材料时，电容优化后，1.5 V电源在D5处的PDN阻抗对比如图9所示。埋容材料的使用，降低了电容的安装电感，使电容的谐振频率有所升高。同时，电源/地平面的电容大幅度提高，谐振频率降低，减小了电容与电源/地平面的反谐振影响，大幅提高了满足目标阻抗的频率范围。

使用不同材料时，优化电容数量后的对比如表2所示。以C2006材料为例，电容数量从原有的73个减少至18个，减少了76%。可以看出，埋容材料的使用，在提高PDN阻抗特性的情况下，大幅降低了对分立电容的依赖。

4 结 语

埋容材料的使用增大了电源/地平面对的电容量，减小了分立电容的安装电感，并减小了分立电容与电源/地平面的反谐振。经过Cadence Sigrity软件仿真，证明埋容材料在降低PDN阻抗与减少去耦电容方面作用显著，非常适用于高密板及对电源质量要求较高的场合。Edition.LI Yu-shan translated.Beijing:Electronic Industry Press,2015:349.

图9 使不同材料时D5处1.5 V的PDN阻抗对比

表2 使用不同材料的仿真结果