基于FPGA的并行数字脉压设计

王利华，赵 军，汤 勇，韩晓明

(航空工业雷华电子技术研究所，江苏 无锡 214063)

·工程应用·

基于FPGA的并行数字脉压设计

王利华，赵 军，汤 勇，韩晓明

(航空工业雷华电子技术研究所，江苏 无锡 214063)

在超宽带雷达接收系统中，对超大带宽、高数据率和大数据量的基带信号处理，并不再适合采用传统的基于DSP芯片的低速率串行脉压方式。在数字中频接收系统中基于FPGA实现并行多相滤波数字下变频与并行数字脉压的综合设计，采用并行多相FFT和频率抽取IFFT的算法架构，多个并行基带信号同时进行脉压运算，相比传统串行方式能够大大提高处理效率。将数字脉压由雷达信号处理系统提前到数字中频接收系统实现，并基于FPGA实现并行高效处理，对优化雷达系统的接收及处理架构具有重要意义。

并行脉压；并行多相快速傅里叶变换；频率抽取快速傅里叶逆变换；现场可编程门阵列

0 引言

随着雷达接收系统实现功能的不断丰富，对数字中频接收预处理的要求已不仅仅局限于中频信号模数变换器(ADC)采样、数字下变频、基带数据打包和高速串行传输等，线性调频信号脉压亦可以基于现场可编程门阵列(FPGA)在数字中频接收预处理中完成，以减少后续数字信号处理器(DSP)的处理压力。对于带宽接近吉赫兹的信号，中频信号采样率和数字信号数据率都大大提高，使得基于FPGA的数字下变频算法通常采用并行多相滤波结构，以“面积换速率”的方式降低FPGA的单路处理时钟。但是这种超宽带数字接收设计使得输出的基带信号通常由多个并行支路组成，导致脉压算法将无法像单路信号那样易于实现。

针对超宽带多路并行基带信号的脉压，最直观的解决方法就是数据存储方式，即在FPGA内将并行信号先通过双口随机存储器(RAM)缓存，然后按支路顺序依次读出合成一路完整基带信号，最后再按照单路信号脉压的方式进行完整信号的脉压。但是这种存储方式不但浪费FPGA的存储资源，支路信号的顺序组合亦使得处理时间大大增加。在数字中频接收系统中，除了完成传统的数字接收和数字下变频算法功能外，基于多相快速傅里叶变换( FFT)和频率抽取快速傅里叶逆变换(IFFT)算法，在FPGA中进行频域并行脉压，对多路并行基带信号无需缓存，采用流水运算的方式实现并行实时脉压处理。

1 并行脉压原理

实现线性调频信号脉压包括时域卷积和频域相乘两种方式。由于对大数据量的时域卷积，其匹配滤波器的设计较为复杂，并且需要进行卷积运算，并不适合超宽带线性调频信号的脉压。而频域相乘方式对输入信号先进行FFT运算，再在频域与脉压匹配系数相乘，最后进行IFFT运算即可。由于目前应用较为广泛的FPGA开发环境中都提供了用于实现FFT和IFFT运算的IP核，因此频域方式在FPGA中实现起来较为容易[1]。

频域相乘方式实现超宽带信号并行数字脉压的关键是并行结构的FFT和IFFT算法，各支路信号既能独立进行脉压运算又相互关联。并行脉压相比于串行方式的优势是并行多相FFT和频率抽取IFFT运算，这也是工程实现的关键。

1.1 并行多相FFT

在超宽带数字中频接收系统中，为降低FPGA对高速采样信号的处理压力，通常采用并行多相滤波算法实现数字下变频，并获得多路并行支路基带信号。并行数字脉压即以这些并行支路信号为运算基础，将传统的一路串行FFT就变成多路并行的多相FFT算法，这样的处理方式不需要像串行FFT那样先对各个支路信号进行顺序组合为一路完整信号，而是可以直接采用流水方式对各支路信号同时进行并行FFT运算，再对支路运算结果进行数据组合即可以获得与串行FFT一样的计算效果。这样不仅能够减少单路FFT的运算点数，也节省了运算处理时间。

设时域信号为x(n)，并行多相滤波数字下变频获得的支路基带信号数为D，其多相结构FFT可以分解为[2]：

(k′=0,1,…,N/D-1)

(1)

多个支路的基带信号能够同时独立进行FFT计算，再进行支路FFT的合成处理，即获得并行多相FFT的运算结果。对于支路基带信号数为D的超宽带数字接收系统，D路并行多相FFT运算使得单个支路的FFT长度减少至原来串行方式的1/D，并且处理延时与运算时间亦缩短至原来的1/D，大大提高处理效率。

尽管基于FPGA的FFT运算可以直接调用其开发环境提供的IP核，但是对FFT运算的长度是有限制的，例如Xilinx公司FPGA开发环境ISE14.7中提供的用于FFT和IFFT运算的Fast Fourier Transform核，最大计算长度是64K。对于脉压点数(例如128K)超过FFT的IP核能够支持的最大长度时，传统的串行FFT方式显然无法实现这种运算。但是并行多相FFT多个支路独立运算的特点却可以将总计算长度扩展至原来的D倍。

采用并行多相FFT运算方式，既可以节省大数据量的计算时间又能够扩展处理长度，对提高雷达信号处理系统的数字脉压处理能力，比传统串行FFT计算方式具有更大优势。

1.2 频率抽取IFFT

并行多相FFT运算将时域信号转换为频域，并在频域完成与脉压匹配系数的点乘，而IFFT则需要将频域信号转换为时域才获得最终的脉压结果。尽管FFT和IFFT运算在理论上没有本质区别，但是采用并行多相FFT处理后，各支路数据的组合关系与原始基带I/Q信号不同。于是IFFT则须根据多相FFT运算后各支路信号的数据组成特点，选择不同的并行处理方式，即频率抽取算法。

频率抽取IFFT法能够实现复乘后多支路信号的并行运算，并且实现频域到时域的并行转换，这是获得最终脉压结果的关键。各支路的IFFT计算仍然调用FPGA开发环境提供的FFT核，先进行支路数据的频率抽取处理，再各自独立完成IFFT运算。

设与匹配系数相乘后的频域信号为X(k)，并行支路信号数为D，频率抽取方式IFFT计算可以分解为：

(2)

频率抽取处理方式IFFT算法将IFFT分解为并行多个支路的运算，可以很好地与并行多相FFT及复乘运算的结果相融合，并且实现了频域信号转换为时域波形的并行处理。与并行多相FFT一样，由于采用了并行多路运算架构，对节省脉压处理时间和扩展脉压处理长度都具有传统串门脉压所不具备的优势。

频率抽取IFFT方式获得并行多路基带信号的数字脉压结果，再将各支路信号进行组合打包即可传输至信号处理系统完成后续处理。

2 并行脉压实现

2.1 算法架构

在超宽带雷达数字接收系统中，信号带宽达到吉赫兹的数字中频采样和数字下变频通常基于并行处理能力更强的FPGA芯片实现。由于FPGA内处理时钟的限制，对采样率在吉赫兹以上的数字接收及数字下变频算法通常采用并行多相滤波结构，对ADC输出的并行多支路信号采用并行混频和多相滤波运算，获得多个支路基带I/Q信号。由于FPGA并行处理能力的强大，使得基于FPGA的数字脉压算法得到越来越多的应用，而不再局限于在处理系统的DSP芯片实现。超宽带并行多相滤波数字下变频和并行多相脉压算法的无缝结合，使得数字下变频和数字脉压可以通过流水运算方式完成，省去了中间的并行支路数据缓存及组合，提高信号脉压处理效率。

以并行输出支路为4路、DDR模式的高速ADC采样数字中频接收系统为例，基于FPGA的超宽带数字下变频与并行数字脉压的综合处理架构如图1所示。

采用此架构可以在单片FPGA内完成吉赫兹带宽信号、采样率在2吉赫兹以上的并行多相数字下变频和并行数字脉压算法。对各支路脉压信号进行数据打包处理，再通过FPGA的高速串行总线输出至信号处理系统，这样能够减轻处理机的运算压力。于是处理机能够专注于雷达信号处理，而不至于在信号脉压这种可以由数字中频接收系统实现的预处理算法上浪费硬件资源[3]。

2.2 基4多相FFT

超宽带数字中频接收系统的并行多相滤波数字下变频运算获得并行4支路基带信号，各支路基带信号时域表示为：

x0(n)=x(4n),x1(n)=x(4n+1),

x2(n)=x(4n+2),x3(n)=x(4n+3)

(n=0,1,2,…,N/4-1)

(3)

将4个并行基带支路信号同时进行N/4点FFT运算，这个计算过程由FPGA提供的IP核实现，不需要复杂的逻辑处理。各个支路时域信号的FFT结果可表示为：

X0(k′)=FFT(x0(n)),X1(k′)=FFT(x1(n)),

X2(k′)=FFT(x2(n)),X3(k′)=FFT(x3(n))

(k′=0,1,2,…,N/4-1)

(4)

各支路FFT运算后需要进行合成处理才能获得并行多相结构FFT的计算结果，各支路多相合成算法如下[4]：

(k,k′=0,1,2,…,N/4-1)

(5)

2.3 匹配系数复乘

线性调频信号脉压的匹配系数与信号带宽、脉宽、数据率和脉压点数相关，由于超宽带雷达接收系统的信号种类相对较少，于是脉压匹配系数种类亦相对固定。因此基本上不需要在FPGA中进行实时计算，可以根据信号参数，通过Matlab仿真获得匹配系数。由于Matlab开发环境与FPGA开发环境能够有效结合，FPGA可以直接调用Matlab仿真计算的匹配系数用于脉压运算。

根据信号参数基于Matlab仿真计算的脉压匹配系数，按并行多相FFT的运算方式进行并行多路拆分，并存储于FPGA内部4个独立的只读存储器(ROM)中，在匹配系数复乘运算过程中同时读取各个ROM中存储的支路匹配系数即可。

2.4 基4频率抽取IFFT

多相FFT和匹配系数并行复乘决定了IFFT运算也须采用并行处理方式，只是根据并行多相FFT的运算结果，IFFT采用不同的并行处理方式。根据频率抽取IFFT运算的分解方法，基4频率抽取IFFT可以分解如下[5]：

令X(k)=X0(k),X(k+N/4)=X1(k),

X(k+2N/4)=X2(k),X(k+3N/4)=X3(k)

(6)

那么，这4个并行支路的IFFT运算可以分别表示为：

x0(r)=IFFT(X0(k)),x1(r)=IFFT(X1(k)),

x2(r)=IFFT(X2(k)),x3(r)=IFFT(X3(k))

(k=0,1,…,N/4-1),(r=0,1,…,N/4-1)

(7)

令n=4m,4m+1,4m+2,4m+3,(m=0,1,…,N/4)，则对各支路信号的IFFT运算结果进行合成的运算过程如下[6]：

=4-1(x0(r)+x2(r)+x1(r)+x3(r))

(8)

对4个并行支路分别进行IFFT运算，再按照上述基4频率抽取的合成方式，即获得多路并行IFFT计算结果，将和支路信号进行组合即可获得与串行脉压相同的结果。

3 FPGA仿真

为简化运算处理流程，基于FPGA的数字脉压通常采用定点方式，这与DSP基于浮点运算有很大不同。定点运算过程中的数据截取很可能导致FPGA脉压的精度略差，但如果这种精度上的差异对整个信号处理系统实现的功能没什么实质影响，那么基于FPGA的脉压算法就可以在工程上应用。基于FPGA的超宽带多相滤波数字下变频算法采用流水方式，FPGA中并行数字脉压亦采用流水处理模式，没有对支路数据的存储和组合，相比传统的串行脉压算法具有处理效率高的优势。

以基于FPGA实现128K点线性调频信号脉压处理的应用系统为例，由于FPGA开发环境中提供的用于FFT和IFFT运算的IP核仅支持最大64K点的处理，要实现128K点的脉压算法，采用传统的串行脉压方式可能无法实现，但是选择基4并行数字脉压方法则是一种很好的解决方式。每个基带支路信号分别完成32K点脉压运算，再进行各支路数据组合即可获得128K点脉压结果。

将脉压匹配函数加Hamming窗以获得较好的脉压效果，基于FPGA开发环境的支路32K点基带线性调频信号并行脉压仿真结果如图2所示。将4个并行支路合成一路128K点的脉压结果如图3所示。仿真结果验证了这种并行脉压算法的工程可行性。

4 结束语

针对超宽带数字中频接收系统处理带宽大、采样率高和信号脉压点数多，以及传统串行脉压方式处理时间长和 FFT IP 核计算长度有限的特点， 提出了基于并行多相FFT和频率抽取IFFT算法架构的并行数字脉压算法，既可节省计算时间又能够扩展数据处理长度，并且提高数字脉压处理效率。■

[1] 毛荣钧,冯道旺,郭福成,等. 基于FPGA的相关匹配实时处理算法[J]. 航天电子对抗, 2015,31(3):56-58.

[2] 王宏伟,赵国庆,王玉军,等.一种宽带数字信道化接收机[J].西安电子科技大学学报, 2010,37(3):487-491.

[3] 关涛,朱运航,常文革,等.数字下变频与脉冲压缩系统的设计与实现[J]. 雷达科学与技术, 2010,8(2):133-138.

[4] 王宏伟.基于傅里叶变换的数字信道化及相关技术[D].西安:西安电子科技大学电子工程学院,2010.

[5] 周海斌,刘刚. 基于FPGA的高速实时FFT处理器设计[J].电子工程师, 2015,31(1):54-56.

[6] 苏彦鹏,张汉富,韩磊. 基于FPGA的4K点基-16 FFT模块的实现[J].电子与封装, 2007,7(9):8-11.

DesignofparalleldigitalpulsecompressionbasedonFPGA

Wang Lihua, Zhao Jun, Tang Yong, Han Xiaoming

(AVIC Leihua Electronic Technology Research Institute, Wuxi 214063, Jiangsu, China)

In the ultra-wideband radar receiving system, processing of the baseband signal for large bandwidth, high data rata and large data volume is not suitable for low-rate serial pulse compression based on digital signal processor (DSP). In digital intermediate frequency(IF) receiving system, the integrated design of polyphase filter digital down conversion (DDC) and parallel pulse compression, using parallel multi-phase fast Fourier transform(FFT) and frequency extraction inverse fast Fourier transform(IFFT) algorithm architecture, a number of parallel baseband branch signal simultaneously implementation pulse compression operation, and greatly improve the processing effectiveness. The implementation of digital pulse compression algorithm from the traditional processing system to the digital IF receiving system, and complete parallel processing based on FPGA, which optimize the receiving and processing system of radar.

parallel pulse compression; parallel polyphase FFT; frequency extraction IFFT; field programmable gate array

2017-09-02；2017-09-27修回。

王利华(1982-)，男，高工，硕士，主要研究方向为雷达数字中频接收与信号预处理。

TN958

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