集成电路ESD损伤及实验方法研究

苏昆

（中国电子科技集团公司第四十七研究所，沈阳110032）

集成电路ESD损伤及实验方法研究

苏昆

（中国电子科技集团公司第四十七研究所，沈阳110032）

随着现代集成电路的发展，工艺特征尺寸越来越小，氧化层越来越薄，集成电路抗静电能力也越来越差。对于深亚微米工艺集成电路来说，静电的损害更加严重，所以必须在设计芯片时加入适当的静电放电 (Electrostatic Discharge,ESD)保护电路以减少静电放电对芯片内部的损伤。首先对ESD的来源、损伤原理、保护措施及静电模式做了详细介绍，在此基础上分别对I/O（输入输出端口）、Pin-to-Pin（端口对端口）、VDD-to-VSS（电源对地）及CDM（器件充电模式）的静电放电测试方法进行研究，并对静电测试及判别方法进行了说明，以帮助设计人员理解静电、损伤、保护、测试及判别的方法，更好的完成电路的抗静电设计。

静电；测试方法；放电模式；静电设计；静电研究；损伤

1 引言

在日常生活中我们经常会遇到这样的情形：当我们握住金属门把开门，或与人握手时，会有被高压击打的感觉。原来人体具有很大的阻抗，在平时活动中，由于摩擦而产生的静电荷会聚积在人体上，当人体与接地的物体接触形成放电通路时，聚积的静电荷产生的泄放电流脉冲会使人产生电击的感觉。我们称这种现象为静电释放(Electrostatic Discharge，ESD)，ESD实际上是过电应力(Electric Overstress，EOS)的一种，过电应力还包括雷击、电磁干扰等等。

自然界中的静电释放主要有两大类：一类是雷电等长距离(数百米)、高电压(数十万伏)的静电释放；另一类是短距离(几厘米以内)、低电压(数千伏)的静电释放。两者都导致空气介质的击穿，所以它们的击穿电场大致相同。对集成电路造成影响的主要是短距离、低电压的ESD静电释放。

2 ESD对集成电路的损伤

众所周知，CMOS集成电路中的MOS晶体管的栅极是绝缘氧化层，具有很高的阻抗。因此在器件制造，芯片封装，电路组装和应用时都可能在栅上聚积静电荷，当与其它物体(人体、机械手臂等)接地时会引发ESD电流脉冲的瞬时冲击。由于电流泄放速度快，密度高，造成芯片局部过热而导致器件电路性能变差，甚至永久性损坏。

主要的ESD损伤有：

（1）晶格熔化或金属与硅共熔，使P-N结受损短路；

（2）化层汽化产生空洞使器件短路、开路；

（3）金属联线挥发造成器件之间短路、开路。

3 静电放电模式

在电场中，任何物体都可能存贮一定的电荷，当物体靠近集成电路时就可能和集成电路进行电荷的重新分配，这就是放电。根据ESD产生的原因及其对集成电路放电的方式不同，ESD目前被分为下列四类：

（1）人体放电模式(Human Body Model，HBM)

（2）机器放电模式（Machine Model，MM)

（3）元件充电模式(Charged Device Model，CDM)

（4）电场感应模式(Field Induced Model，FIM)

人体放电模式(HBM)的ESD是指因人体在地上走动磨擦或其它因素在人体上积累了静电，当人触摸到IC时，人体上的静电便会经由IC的管脚(pin)进入IC内部，再由IC放电到地。此放电过程会在几百纳秒(ns)的时间内产生数安培的瞬间放电电流，此电流会把IC内的组件烧毁。对一般商用IC的2KV ESD放电电压而言，其瞬间放电电流的尖峰值大约是1.33安培。另外，人体静电是引起炸药和电工产品发生意外爆炸的最主要和最经常的因素，所以它是ESD模型中建立最早也是最主要的模型之一。图1为此工业标准(MIL-STD-883C方法 3015.7)的等效电路图，其中人体的等效电容为100pF，人体的等效放电电阻为1.5 Kohm。另外在国际电子工业标准(EIA/JEDEC STANDARD)中，亦对此人体放电模式制定测试规范(EIA/JESD22-A1 14-A)，详细情形可参阅该工业标准[1]。

机器放电模式的ESD是指机器本身累积了静电，当机器接触到IC时，静电便经由IC的pin放电。此机器放电模式的工业测试标准为EIAJ-IC-121方法20，其等效电路图如图2所示。

元件充电模式（CDM）是指IC因磨擦或其它因素在内部累积了静电，但在静电累积过程中IC并未被损伤。此带有静电的IC在处理过程中，当其pin接触到接地面时，IC内部的静电便经由pin自IC内部流出，从而造成放电现象。此模式放电时间更短，仅几纳秒，而且放电现象更难以真实仿真。因为IC内部累积的静电会因IC组件本身对地的等效电容而变，IC摆放的角度和位置以及IC所用的包装型式都会造成不同的等效电容。由于具有多项变化因素，因此有关此模式放电的工业测试标准仍在协议制定中，其等效电路图如图3所示。

电场感应模式（FIM）静电放电是由电场感应引起的，当一个器件处于静电场中，其内部将感应出电势差。当IC因输送带或其它因素而经过一电场时，其相对极性的电荷可能会经一些IC管脚排放掉，IC通过电场之后，IC本身便累积了静电荷。此时，当某一管脚与地相碰时，器件就会对地放电，此静电电荷以类似CDM的模式放出，称为电场感应模型。当将一个CMOS器件置于静电场中，其栅介质两侧就会感应出电势差，如果电势差足够大，就可能使栅氧化层击穿。这种模型的放电类似于CDM，差别仅仅在于CDM的电荷是摩擦而来，而FIM的电荷是电场感应而来。有关FIM的放电模式早在双极(bipolar)晶体管时代就已被发现，现今已有工业测试标准。在国际电子工业标准(EIA/JEDEC STANDARD)中，亦己对此电场感应模式制定了测试规范(JESD22.C101)，详细情形可参阅该工业标准[2]。

图1 工业标准（MIL-STD-883C方法3015.7）

图2 机器放电模式(MM)的工业标准等效电路

图3 CDM静电放电的等效电路图

4 静电放电测试方法

在了解静电放电模式后，对各个pin做交叉放电分析是最基本的测试方式，但并非随意交叉测试都能得到结论，必需有一套正确、快速的测试方法为测试准则。静电放电组合主要有：I/O静电放电测试、Pin-to-Pin静电放电测试、VDD-to-VSS静电放电测试、CDM静电放电测试。

4.1 I/O静电放电测试

静电积累可能是正或负电荷，因此静电放电测试对同一IC管脚而言具有正负两种极性。对每一I／O(Input/Output)Pin而言，I-HBM与MM静电放电对IC的放电，有下列四种ESD测试组合，其等效电路示意图如图4所示。

图4 I/O静电放电测试组合

(1)PS-mode：VSS脚接地，引脚施加正的ESD电压对VSS放电，VDD与其他引脚皆浮接；

(2)NS-mode：VSS脚接地，引脚施加负的ESD电压对VSS放电，VDD与其他引脚皆浮接；

(3)PD-mode：VDD脚接地，引脚施加正的ESD电压对VDD放电，VSS与其他引脚皆浮接；

(4)ND-mode：VDD脚接地，引脚施加负的ESD电压对VDD放电，VSS与其他引脚皆浮接。

4.2 Pin-to-Pin静电放电测试

静电放电可能出现在IC的任何两只管脚之间，如果两个管脚之间无直接相关电路，唯一共同使用的是VDD和VSS电源线。ESD发生在不相干的两个IC管脚之间时，静电放电电流会先经由某部份的电路跑到VDD或VSS电源线上，再由VDD或VSS电源连接线跑到另一支IC脚，再由那支IC脚流出IC。如果每一IC的每两个管脚之间都要做测试，那么一个40 pin的IC便要有780种排列组合的ESD测试，这太浪费测试时间。因此，改良的测试方法如图5所示，即所谓的Pin-to-Pin测试。在该Pin-to-Pin测试组合中，同样由于静电放电的正负极性而分成两种测试模式[3]，具体方法如图5所示。

图5 Pin-to-Pin静电放电测试组合

(1)Positive-mode：引脚施加正的ESD电压，其余所有I/O引脚皆接地，VDD与VSS悬空；

(2)Negative-mode:引脚施加负的ESD电压,其余所有I/O引脚皆接地，VDD与VSS引脚悬空。

4.3 VDD-to-VSS静电放电测试

静电放电也可能发生在VDD与VSS引脚之间，因此对VDD脚与VSS脚有下列的ESD测试组合，其等效电路示意图如图6所示。

图6 VDD-to-VSS静电放电测试组合

（1）Positive-mode：正的ESD电压出现在差动输入级的正输入脚，此时差动输入级的负输入脚接地，但其它所有I／O脚以及VDD与VSS脚皆浮接；

（2）Negative-mode：负的ESD电压出现在差动输入级的正输入脚，此时差动输入级的负输入脚接地，其它所有I／O脚以及VDD与VSS脚皆浮接。

这里需要做一些说明：在一个IC中，各个管脚的功能有所不同。可能有两个或两个以上标注为相同名称的电源脚 (例如：VCC、VDD、VSS、analog、GND、digital、GND等等)，按照标准规定，只要这些电源脚在内部是通过金属连接或欧姆连接，两个电源脚之间的引线电阻小于2Ω，就可以把这一组电源脚或接地脚连在一起，看成是一个VDD组或VSS组，其他IC脚分别对其进行静电测试。否则就应该把这些VDD或VSS看成是各自独立的，其他脚分别按照以上的测试组合对其进行测试。除了电源脚以外的其他各种类型的管脚，比如数据、地址、读写控制、时钟、基准和补偿等管脚，在静电测试时不用考虑其管脚功能，只把它们看成是输入或输出[4]。

图7 充电模式静电放电测试组合

4.4 CDM静电放电测试

由于器件充电模式(CDM)的静电放电机制与前述的HBM及MM放电机制不同，因此CDM的静电放电测试如图7所示。首先，静电电荷被充入此集成电路的衬底之中，并储存在衬底之中。为避免在充电过程中造成IC不必要的损伤，充电电压必须经由一高电阻值(10MΩ以上)的限流电阻对IC衬底充电，对P型衬底的IC而言，VSS管脚连接到其衬底上，因此该充电电压是经该限流电阻对IC的VSS管脚充电。当IC充电之后，IC本身便带有正极性或负极性的电压，该IC的其它管脚（包括输入端，输出端，双向端以及Vdd）再分别接地放电，以完成CDM的静电放电测试。由管脚接地放电的方式，CDM又可分为socketed以及non socketed两种，其中socketed的CDM放电是指此管脚接地放电时是经由IC插座与继电器开关而接地的，而non-socketed的CDM放电是把带电的IC在浮接状态下，经由放电探棒(discharge bar)直接接地放电。这两种放电方式的CDM测试仪器都己有商业产品在销售。

（1）Positive-mode：整个IC处于浮接状态，IC衬底(Substrate)先被充电并具有正极性电压，然后该IC的任一脚以直接接地方式放电；

（2）Negative-mode：整个IC处于浮接状态，IC衬底(Substrate)先被充电并具有负极性电压，然后该IC的任一脚以直接接地的方式放电[5]。

5 静电放电测试方法

在每一测试模式下，IC的测试脚先被打上（Zap）某一ESD电压，而且在同一ESD电压下，IC的测试脚必须要被Zap三次，每次Zap的时间间隔约一秒钟，Zap三次之后再观看该测试脚是否己被ESD所损坏，若IC尚未被损坏则调升ESD电压，再Zap三次。ESD电压由小而逐渐增大，如此重复下去，直到该IC脚己被ESD损坏，此时造成IC该测试脚损坏的ESD测试电压称为“静电放电失效阈值电压（ESD failure threshold）”。

如果每次调升的ESD测试电压调幅太小，则测试到IC脚损坏要经过多次ESD放电，增加了测试时间。一般，当ESD测试电压低于l千伏特时，每次ESD电压增加量为50V（或100V）；当ESD测试电压高于l千伏特时，每次ESD电压增加量为100V（或250V）。而ESD测试的起始电压则从平均ESD故障临界电压的70%开始。

IC经由ESD测试后，要判断其是否已被ESD所破坏，以便决定是否要再进一步测试下去。我们现在使用的静电测试仪可以在ESD测试前后测量每一个IC管脚的I-V特性曲线，再根据ESD测试前后的特性曲线做比较来判别IC是否发生失效。具体的判别标准有以下几种：

（1）绝对漏电流：先规定一个具体的电压值VF和漏电流极限值IF，当IC被ESD测试后，其某一管脚在指定电压VF以下产生的漏电流大于规定极限值IF时，失效发生[6]。

（2）相对电压漂移：指定在某一固定电流值IREF时，ESD测试前与测试后电压漂移量超过指定的百分比，失效发生。我们比较常用的方式是指定IREF为1μA时的参考电压VREF漂移量超过±30%，该管脚失效。

（3）短开路：在经ESD测试后，测量被ESD测试后的某一管脚的I-V曲线，如果出现短路到地或开路现象(输入电压，电流无穷大或输入电压，电流接近于零)，该管脚失效。

（4）相对I-V漂移：在ESD测试前先测量到某一管脚的I-V特性曲线，当IC被ESD测试后，自该管脚进入IC内部的I-V特性曲线漂移量在30%（20%或40%）。例如输入范围是3V、1μA，那么它漂移量的包络线范围是2.1V-3.9V和0.7A-1.3μA。如果Affertrace（ESD测试后测量的I-V曲线）已有部分超出Beforetrace（ESD测试前测量的I-V曲线）的30%包络线，该管脚失效[7]。

以上四种是我们的静电测试仪自带的最常用的几种简易判别方法，适用于大批量测试，可以进行快速判别。

（5）功能测试法：先把功能正常且符合规格IC的每一个管脚按照测试组合打上某一基准电压的ESD测试电压，再拿去测试其功能是否仍然符合原来的规格。这种方法最能够精确反应出电路在经过ESD测试后电路性能的变化。一般的ESD测试标准都规定，在经过ESD测试后要经过功能测试(包括静态测试和动态测试)，才能最终确定其“静电放电平均失效阈值电压”。

采用不同的失效判定准则，对同一个IC而言，可能会有差距很大的ESD失效阈值电压。判别一个电路的ESD失效阈值电压要在注明其失效判定准则条件之下，才显得有意义[8]。

6 抗静电设计方法

ESD的放电回路以电阻最小为原则，从上述实验方法可以确定ESD是一个网络设计，简单的说ESD网络设计必须将ESD电流从敏感的信号通路传输到备用通路或电流环路上，为达到这个目的，可以将ESD电流导向电源线或地线上。ESD关键通路包括：端口到地，端口到电源，电源到地。这些通路上要满足如下条件：①需应对正负两个极性的ESD事件；②ESD通路需有低开启电压和低导通电阻，二极管需满足这种要求；③电源线和地线阻抗必须足够低；④有双向的电导通能力。总之，ESD设计是电路版图设计之初需提前规划设计的一部分。

7 静电实验方案实例

以多电源的SN74ALVC164245为例，其为16位电平移位器件，管脚定义如图8所示。

实验具体操作如表1所示。

图8 SN74ALVC164245管脚定义

8 结束语

通过采用新的保护结构，使整个芯片的抗ESD能力大大提高。ESD保护电路作为集成电路的接口保护装置在提高集成电路防静电方面有很大作用。设计ESD保护电路时要充分考虑到各方面的因素。首先，要确定集成电路应用的具体环境，因为不同环境产生静电的大小、方式、以及对芯片的危害程度是不同的，因此所采用的ESD保护电路的结构、器件以及制造工艺也应是不同的，所以在设计ESD保护电路之前要根据要求先定下一个防静电标准，然后再进行设计。其次，在集成电路的生产上都要受到具体工艺条件的限制，在设计ESD保护电路时要考虑到将来的成品率，如果设计了一块高品质的保护电路，而现实工艺却不能满足这个电路的要求，那么就无法实现设计者的意图。而高品质的保护电路一般都要求一些复杂的工艺，这样就提高了产品的成本，所以在设计ESD保护电路时要注意这个问题。

表1 实验具体操作

总之，ESD保护电路的设计是一项很复杂的系统工程，需要各个环节紧密配合。而且随着先进工艺的采用，随之而来的新问题也将日益增多，因此在未来所要做的工作还很多。

[1]Freund,L.Benjamin,Subra Suresh.Thin film materials;stress, defect formation and surface evolution[M].Cambridge University:Cambridge University Press,2004.

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Research on ESD Damage and Experimental Method of Integrated Circuit

Su Kun
（The 47th Research Institute of China Electronice Technology Group Corporation,Shenyang 110032,China）

Along with the development of the modem integrated circuit(IC)，there are smaller process characteristic size,thinner gate oxide and worse anti-static electricity capacity.For deep submicron IC's fabrication industry,damage of ESD(Electrostatic Discharge)is severer，so we must design appropriate protection circuit in the chip in order to decrease electrostatic effect．In this paper,the source of the ESD, the principle of damage,the protection measures and the electrostatic model are introduced in detail,the test methods of I/O,Pin-to-Pin,VDD-to-VSS and CDM are studied respectively,and the static testing and identification methods are described,which help designers to understand the methods of static, damage,protection,testing and identification,for the design of the circuit.

Static electricity；Test method；Discharge mode；Electrostatic design；Static study；Damage

10.3969/j.issn.1002-2279.2017.01.008

TN40

A

1002-2279-（2017）01-0027-06

苏昆（1988-），男，黑龙江省绥芬河市人，助理工程师，主研方向：电子设计技术研究。

2016-06-24