基于嵌入式微处理器IP核的SoC物理设计

董培培

（中国电子科技集团公司第四十七研究所,沈阳110032）

基于嵌入式微处理器IP核的SoC物理设计

董培培

（中国电子科技集团公司第四十七研究所,沈阳110032）

介绍了嵌入式微处理器IP硬核及SoC的物理设计方法和流程。针对SoC的复杂系统结构与有限物理实现面积之间的矛盾，通过采用改变Cache存储器类型、减少IP核引脚数量、IP核双边摆放引脚、区分高低频时钟、优化电源网络以及SoC顶层采用四层引出Pad等措施，对减小物理实现面积，优化时序特性的方法进行了一些探索。SoC电路经测试，其结果表明，SoC电路内嵌的微处理器在常温（25℃）常压（1.2V）条件下最高工作频率可以达到500MHz，功能正确，功耗小于2.0mW/MHz。这些措施对IP硬核的实现、SoC设计及基于标准单元库和可复用IP核的超大规模集成电路设计，具有一定的指导意义。

SoC电路；IP硬核；物理设计；标准单元库；实现面积；时序特性

1 引言

随着电路设计和制造工艺的发展，集成电路的工艺线宽不断缩小，集成密度越来越高，而开发周期却越来越短，采用标准单元库和可复用IP核成为大规模集成电路设计的主流[1-2]。IP标准化、接口标准化、片上总线标准化已成为大规模集成电路发展的基础[3]。高性能、低功耗的微处理器设计是一项极其复杂的工作，采用成熟的嵌入式微处理器IP核，加入适当的外围电路，快速推出具有市场竞争力的微处理器电路产品，已成为许多国际大公司微处理器研发的首选方案。

嵌入式微处理器具有高性能、低功耗、低成本、版本兼容性好等优点，且拥有完善的开发工具和良好的软件生态环境。随着计算机、通信、消费电子一体化[4]趋势的推进和嵌入式微处理器技术的发展，嵌入式微处理器的工作频率越来越高，且集成了越来越多的外围IP核，导致复杂的系统结构与有限的物理实现面积之间的矛盾越来越突出。本文从物理设计的角度出发，研究基于嵌入式微处理器IP核的SoC物理设计的流程及技巧，探索这一矛盾的解决方法。

2 物理设计方法

本文的SoC设计采用基于IP单元的系统集成方法，其设计过程可以分为系统设计、IP核设计与评估、IP集成和SoC验证[5]。在设计方法上，首先进行嵌入式微处理器IP硬核设计，然后配合PLL、总线控制器、系统控制器等模块进行嵌入式微处理器SoC设计，整个SoC的物理设计流程如图1所示。

图1 SoC物理设计流程图

SoC的功能和性能依据用户需求制定，设计的IP硬核要能够匹配系统的功能需求和时序指标,并给物理设计留有适当的时序裕度[6]。在物理设计时，布局布线采用Cadence公司的Encounter工具，静态时序分析采用Synopsys公司的PrimeTime工具，后端验证（含LVS、DRC、ANT等）采用Mentor Graphics的Calibre工具。

3 物理设计实现

嵌入式微处理器IP硬核和SoC设计均采用SMIC 65nm工艺。嵌入式微处理器IP硬核要求面积小于3mm×3mm，SoC面积小于5mm×5mm。SoC要求在常温(25℃)常压(1.2V)条件下最高工作频率大于500MHz，功耗小于2.0mW/MHz。

3.1 嵌入式微处理器IP硬核设计

对嵌入式微处理器软核进行综合，综合后的网表包含近1600个引脚，近15万个单元实例，Cache、MMU（Memory Management Unit）等结构包含的RAM IP实例占用了近40%的目标硬核面积。由于标准单元和RAM单元的实例太多，小于3mm×3mm的IP硬核的物理设计近乎不可能。为实现小于3mm× 3mm的嵌入式微处理器IP硬核物理设计，主要采取了以下5种措施来减小单元摆放面积，优化时序路径延时。

（1）改变Cache存储器类型

在相同容量的条件下，相较于SRAM，Register File类型的存储器占用物理实现面积小，速度快，所以将Cache存储器的类型由SRAM类型替换为Register File类型。这一替换使Cache存储器的占用面积减小了近68%，极大地缓解了物理设计的布线拥塞。Register File类型存储器通常不宜过大，适合于容量≤8KB的应用，因此本设计采用4块8KB Register File类型的存储器构成32KB存储器，用作数据CACHE和指令CACHE。

（2）减少IP核引脚

IP软核的最大优点是用户可以自行修改源代码，修改源代码需要对IP核的引脚功能及研制目标领域有深刻的了解，需要付出相当多的时间和精力[7]。本设计采用的嵌入式微处理器软核的引脚数量近1600个，其中有些引脚的功能比较特殊，在用户的目标应用中未使用，所以，可以依据处理器的目标领域去掉一些不必要的引脚，使整个嵌入式微处理器IP硬核更加紧凑，使有用的引脚摆放更加合理。通过与用户沟通，嵌入式微处理器IP硬核的引脚减少至1059个，减少了物理设计的DRC冲突，显著改善了IP硬核的时序。倘若对嵌入式微处理器IP软核没有足够的了解，不建议修改其源代码。

（3）双边摆放引脚

IP硬核单元通常单边摆放引脚，如果引脚太多，亦可根据引脚功能及相关单元摆放进行分组，采用两边摆放引脚的方式进行物理设计。本文研制的IP硬核采用了双边摆放引脚的方式，使标准单元摆放更加均匀、合理，改善了物理设计的时序。

（4）区分高低频时钟

本文采用的嵌入式微处理器软核有6个时钟输入，综合时，可以将它们集合在一起，用一个共同的时钟名称来表示，整体做为系统时钟参考，这样会提高非关键路径的时序要求，对关键路径的时序特征产生不利影响。最好的办法是按时钟的功能和频率进行分组，降低非关键路径的时序要求。在对IP软核进行综合时，将与嵌入式微处理器核工作相关的时钟划为高速时钟，将与片上总线相关的时钟划为低速时钟，二者工作频率按2∶1处理，进而改善了物理设计的时序。

（5）优化电源网络

IP硬核物理设计时，电源网络是非常重要的，合理的电源网络不但能够减小电源网络的电压降，为设计提供稳定的电压[8]，还能节省出许多布线资源，进而减少布线拥塞。IP硬核设计时依据布线拥塞和功耗分析结果对电源网络进行了优化，在保证可靠供电的前提下，增加了信号线的布线资源。

通过采取以上5种措施，解决了嵌入式微处理器IP硬核物理设计的布线拥塞和时序冲突，并使IP硬核的面积小于3mm×3mm。形式验证、静态时序分析、物理验证和后仿真的结果证明：设计的IP硬核满足目标要求。

3.2 嵌入式微处理器SoC设计

SoC由嵌入式微处理器IP硬核、PLL IP硬核、总线控制器、系统控制器等模块组成，引出294个Pad，要求整个微处理器SoC的物理实现面积小于5mm×5mm。经布局分析，该SoC为Pad-Limited设计，即Pad的大小和数量决定了SoC的物理实现面积。为解决Pad单元数量过多而导致SoC物理实现面积增大的问题，本设计采用四层引出Pad的方式，四层引出Pad示意图如图2所示。

图2 四层引出Pad示意图

经静态时序分析，本文设计的SoC满足最高工作频率大于500MHz的要求。对所设计的SoC进行后仿真，仿真结果表明满足用户指标要求，且功能正确。对添加图2所示的Pad环后的版图数据进行物理规则验证并分析验证结果，确认剩余的物理规则冲突全部可以忽略。

经过综合、布局布线、静态时序分析、后仿真、物理规则验证等步骤，成功地设计出一个占用面积小的嵌入式微处理器IP硬核单元，并完成了小于5mm×5mm的SoC物理设计。

4 结束语

经过对SoC电路测试，结果表明：在常温（25℃）常压（1.2V）条件下，最高工作频率可以达到500MHz以上，功能正确，功耗小于2.0mW/MHz。本文通过一款基于嵌入式微处理器IP核的SoC物理设计过程，介绍了嵌入式微处理器IP硬核、SoC的物理设计方法，探索了一些解决SoC的复杂系统结构与有限物理实现面积之间矛盾的技巧，对基于标准单元和可复用IP核的大规模集成电路设计，尤其是SoC的物理设计，具有一定指导意义。

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Physical Design of SoC Based on Embedded Micro Processor Unit IP Core

Dong Peipei
（The 47th Institue of China Electronics Technology Group Corporation,Shenyang 110032,China）

The method and flow of physical design for IP hard core and SoC based on embedded Micro Processor Unit(MPU)IP core are introduced in this paper.Several methods are explored to solve the contradiction between the complicated system structure and the limited physical implementation area of SoC based on MPU IP core,such as changing memory type of Cache,reducing the pins of IP core,placing pins on double sides of IP core,distinguishing high frequency clock signal from low frequency clock signal,optimizing the power network and using four-line Pad bonding for the top design of SoC,so the physical implementation area can be reduced,and the timing slack can be optimized.The test results of the fabricated SoC show that the highest work frequency of the embedded MPU in the designed SoC can reach 500MHz at the condition of normal temperature(25℃)and normal power supply(1.2V),the function is correct,and the power consumption is smaller than 2.0mW/MHz. This paper has reference value for customization of IP hard core,design of SoC and VLSI design using standard cell library and reusable IP cores.

SoC chip；IP hard core；Physical design；Standard cell library；Implementation area；Timing feature

10.3969/j.issn.1002-2279.2017.01.004

TN47

A

1002-2279-（2017）01-0013-03

董培培（1984-），男，河南省新郑市人，工程师，主研方向：CMOS集成电路设计。

2016-01-25