汽车防撞雷达中频信号处理系统的优化方案*

张 鉴,周道逵,童 睿,戚昊琛

(合肥工业大学电子科学与应用物理学院,合肥 230009)

汽车防撞雷达中频信号处理系统的优化方案*

张 鉴,周道逵,童 睿,戚昊琛

(合肥工业大学电子科学与应用物理学院,合肥 230009)

中频信号处理装置是汽车防撞雷达系统的核心。针对现有中频信号处理方案中存在的不足,基于对雷达中频信号的调理需求和对模块功能的分析,提出了一种基于多功能可编程集成芯片MAX11043的雷达系统功能的优化方案。基于FPGA技术对集成芯片的驱动进行设计并得到相应的时序仿真图,调用所设计的驱动模块完成对调制信号发生器功能的仿真和实验,仿真和实验结果验证了所提出的优化方案的可行性。

防撞雷达;中频信号处理;MAX11043;FPGA;优化方案

前言

汽车防撞雷达可测量行驶车辆与前方障碍物的相对速度和距离,并根据测量结果由报警器发出相应的预警信号或进行制动[1-2]。在防撞雷达系统中,中频信号处理系统负责对雷达混频器的输出信号进行调理,为后端数字信号处理做准备[3],其设计的正确与否直接影响到对回波信号检测的精确度,是汽车防撞雷达系统设计中的关键。现有中频信号处理系统由多模块PCB板级电路构建而成,其体积大、结构复杂、模块间匹配繁琐、抗干扰能力差、功耗大且调试困难[4-5],上述问题对实现集成式主动防撞系统极为不利。本文中基于先进的多功能可编程集成芯片MAX11043,通过相应的驱动设计和可编程端口控制,可将现有系统中多个独立单元的功能集成到板载芯片级系统中,简化电路结构、增强可靠性、缩减板级面积、减少耗电量。

1 中频信号处理系统优化方案

目前,国内对汽车防撞雷达尚未制定统一的规范标准,参照国外少数调频连续波(FMCW)雷达产品的参数,可制定汽车防撞雷达的基本工作参数[6-7]:工作频率24GHz;距离范围0～120m;速度范围1～180km/h;发射功率小于50mW。

参考现有FMCW雷达传感器的工作模式,本文中采用三角波调制方式,以满足同时测距测速的要求。

雷达发射波与回波混频得到的中频信号幅值为

式中:v为雷达传感器与障碍物之间的相对速度;R0为相对距离;f0为发射信号中心频率;ΔF为调制信号的带宽;T为调制信号周期;A为振荡器输出幅值; c为光速;K为信号传输损耗因子。

当满足上述测距测速要求时,由计算可知混频器输出的中频信号幅值在3～300mV之间。该中频信号幅值小、干扰多、信噪比低且为模拟信号,无法输入后端数据处理设备[8]。因此需采用中频信号调理电路进行处理。

首先由调制信号发生器输出三角调制波,使FMCW雷达输出中频信号;信号先由高通滤波器滤除叠加的低频调制信号;再由可变增益信号放大器放大,提高幅值;再用低通滤波器滤除外界高频杂波;使用ADC将模拟信号转为数字信号输入后端数字处理器进行处理;而数字处理器输出的反馈信号,需用DAC来转换,以输入各控制端进行控制。

根据上述功能需求,现有的中频信号处理系统结构如图1所示。

图1 中频信号处理系统结构图

图1 结构中,包含调制信号发生器、各类滤波器、信号放大器、DAC和ADC等众多模块以及外围电路。在实际设计与使用过程中,该结构具有以下缺陷:

(1)使用多模块的板级电路,机舱内高温条件下的系统稳定性差;

(2)因模块众多,模块间接口匹配容易产生误差;

(3)连线过长、分立元件过多,易受干扰信号影响,测量精度较低;

(4)板级电路面积较大,模块耗电量大,不利于车载使用。

因此,寻求高可靠性、高信噪比、高精度和低功耗的集成方案成为系统优化的核心方向。

基于先进车载系统的功能需求,本文中基于多功能可编程集成芯片MAX11043来满足优化需求。该芯片为四通道单端或差分输入,芯片的4个通道单独设有滤波器单元与可编程增益放大器(PGA),可实现高通滤波功能与信号放大功能;芯片内设有7级2阶可编程滤波器,可实现低通滤波功能;芯片包含16位同步采样ADC,可取代图1中的ADC;芯片集成了12位DAC,可实现调制信号发生器和模拟控制端口的控制功能。由此可见,通过对功能芯片MAX11043的驱动及集成器件编程,可实现图1中虚线范围内中频处理模块中的大部分独立模块功能,从而增强结构稳定性、减少误差、大幅缩减电路板面积和降低功耗,为实现先进集成车载主动防撞系统提供关键解决方案。

2 驱动模块设计与仿真

2.1 驱动时序分析

利用可编程功能芯片MAX11043实现复杂的雷达信号处理,首先需完成对芯片的驱动设计,实现芯片与数据处理器间的通信。

芯片MAX11043与外部通信通过串行外设接口、时钟端口OSCIN和片选端口CS来实现。通信的前提是使通信时钟与芯片工作时钟相互契合,以保证芯片正常工作与数据通信。芯片通信状态下各主要信号端口的时序如图2所示[9]。

图2 MAX11043串行接口通信时序图

图中:端口SHDN为芯片的电源端口,高电平时关闭芯片;端口CONVRUN为芯片数据转换开始标志位,高电平时芯片处于暂停状态;端口为串行接口片选位,高电平时芯片开启通信功能;端口OSCIN为芯片工作时钟输入端;端口SCLK为通信时钟输入端,当该时钟与芯片工作时钟同步时,芯片工作性能最为理想,本文中设芯片工作频率与通信频率为5MHz;端口DIN为串行接口数据输入端,在SCLK信号上升沿采样数据;端口DOUT为串行接口数据输出端,在SCLK上升沿输出数据,通信关闭时成高阻态。

整个通信时序分为3种状态。第1状态为空闲状态,在此状态下,设SHDN为0,芯片开启,设CONVRUN为高电平,使芯片按默认状态运行,端口OSCIN接收频率为5MHz的时钟信号,设为高电平,关闭通信接口,等待指令输入进入第2状态。第2状态为指令输入状态,当有指令(SPI控制字)准备输入时,设为低电平,开启通信端口,将SCLK同步至已设置的OSCIN端口,提供通信时钟。完成上述操作后,指令开始从DIN端口串行输入芯片,实现对芯片内各功能模块的控制,即调整滤波特性与增益大小,以保证中频信号幅值统一。指令输入结束后进入第3状态,即数据操作状态:芯片根据第2状态指令,采取写操作或读操作,写操作为芯片从DIN端口接收输入数据,存储到指令规定的寄存器,读操作为芯片将指令规定的寄存器内的数据从DOUT端口串行输出。第3状态结束后,片选信号变为高电平,通信时钟SCLK停止跳变,芯片重新进入第1状态,等待指令进行下一次循环。

2.2 驱动程序设计

基于上述芯片通信时序分析,本文中采用EP4CE6E22C8N型FPGA来进行驱动设计。通过分频时钟提供芯片时钟;通过输出指令完成进程控制;通过串并转换数据来完成通信功能。

该驱动软件流程图如图3所示,包括主时序逻辑设计和额外设置。

由图3可见,驱动程序主时序设计流程为:首先为各通信端口预置数据以初始化芯片,使芯片进入空闲状态,等待指令输入;当有指令输入时,对其进行干扰分析,确认非误操作后,通信进入指令输入状态;芯片通信功能开启,同步通信时钟到芯片工作时钟,此时判断指令操作(读或写),当为写操作时,输出指令到DIN端口,当为读操作时,查询芯片ADC是否完成数据更新,若无更新,则关闭通信,若有数据更新,则输出指令到DIN端口;指令输出结束后,进入数据操作状态,写操作时,程序将数据串行输出至端口DIN,读操作时,程序从端口DOUT读取芯片数据,串并转换后存储;数据操作状态结束后,关闭芯片通信,进入空闲状态,等待下条指令输入。

图3 驱动程序软件流程图

在驱动程序设计时,除主时序逻辑外,还必须针对数据操作进行额外设置。

(1)芯片工作时,若通信频繁,易出现多个指令同时输入或指令输入请求间隔小于单次指令输入时间的错误。因此需设置 FIFO,使指令有序输入, FIFO设计中输入输出指令部分程序如下。

fifo_spi[cnt_in]＜=fifo_input_spi;

fifo_data[cnt_in]＜=fifo_input_data;

//指令及数据输入,缓存至相应存储器。

fifo_out_spi＜=fifo_spi[cnt_out];

fifo_out_data＜=fifo_data[cnt_out];

//输出

(2)串行通信时,信号在时钟上升沿传输,因此,芯片写入数据需要在时钟上升沿到来前完成。输出时钟延时可使得开发板端口的电位在芯片通信时钟上升沿到来前达到稳定状态,延时设置部分程序如下。

sclk_delay={sclk_delay[3:0],sclk};

SCLK＜=sclk_delay[4];

//五位寄存器延时输出时钟。

(3)芯片只支持串行通信方式,需在开发板内添加串并转换以支持两端互信,串并转换部分程序如下。

cnt_write＜=cnt_write+1′b1;

din＜=data_write[15-cnt_write];

//数据串并转换输出。

data_read[15-cnt_read]＜=dout;

cnt_read＜=cnt_read+1′b1;

//读取数据串并转换后存储。

2.3 驱动模块仿真验证

为验证以上驱动模块设计的正确性,本文中使用Qutartus开发环境对程序进行综合,并调用ModelSim进行仿真。其中,串行通信时钟设为5MHz,程序时钟设为100MHz。驱动程序主时序仿真结果如图4所示,FIFO功能仿真结果如图5所示,端口数据预先设置效果如图6所示。

图4 驱动程序整体仿真图

图5 FIFO功能仿真图

图6 开发板端口数据预先建立效果图

由图4可见,驱动程序仿真结果与图2所示时序图相符。当有指令准备通信时,可得到相应的片选信号、通信时钟和数据串行写入信号,达到驱动芯片的目的。由图5可见,当多个指令在较短时间间隔到来时,FIFO可将指令输出逐个延时至上次通信完成。由图6可见,在通信时钟上升沿之前DIN端口数据便建立完成,仿真中体现出了良好的效果。

3 功能仿真及实验验证

3.1 调制波生成时序分析

在驱动模块仿真正确的前提下,通过调用上述驱动程序,控制芯片以完成图1中调制信号发生器功能,来验证驱动程序设计的正确性及优化方案的可行性。

芯片实现调制信号发生器功能时,各端口时序如图7所示。

图7 调制波发生功能端口时序图

调制信号输出仿真结果如图8所示,其中下图为上图的放大图。

由图8可见,通过调用上述驱动程序可成功完成调制信号发生器功能,各端口电位遵循时序图变化,满足时序要求。

3.2 外围电路的设计与实现

依据优化方案,设计中使用的多功能芯片同时连接雷达前端与开发板,FPGA同时完成进程控制和数据处理功能,外围电路如图9所示。

图8 调制波输出仿真图

图9 芯片外围电路示意图

芯片通过串行接口与FPGA连接,FPGA通过片选端口控制芯片访问,通过端口OSCIN为芯片提供时钟;雷达前端同向信号(IF1)与正交信号(IF2)分别通过芯片通道一、通道二输入;AOUT端口输出三角调制波经整流后连接至雷达VCO端口;未使用端口通过电容后接地处理。具体的功能实现均以可编程控制芯片的形式完成,可见,采用MAX11043作为系统主要处理单元,传统的汽车防撞雷达系统电路结构得到了大幅简化,实现了基于可编程集成芯片信号处理系统的优化。

3.3 实验验证

按照上述优化方案,对外围电路进行设计,制成PCB板。将驱动程序和调制信号发生器功能程序编译并下载至FPGA配置器件中,用示波器观察芯片AOUT端口输出的三角波,如图10所示。

由图可见,调用的驱动程序可良好地完成MAX11043与FPGA间的通信,输出的三角波与设定参数要求一致,证明了驱动程序的正确性,也进一步验证了优化方案的可行性。基于驱动程序的正确设计,以三角波调制信号输出的验证为例,证明了优化后的中频信号处理系统已正常运行。

图10 芯片产生三角波

4 结论

本文中对汽车防撞雷达的中频信号处理系统进行了功能分析,针对现有系统体积大、电路结构复杂、稳定性差、抗干扰能力弱、耗电量大的缺陷,提出了一种基于多功能可编程集成芯片MAX11043的优化方案。设计了FPGA环境下的芯片驱动模块且通过了驱动仿真验证;调用驱动模块后,以调制信号发生器的功能设计和实验验证为例,证实了驱动模块设计的正确性和优化方案实施的可行性。

[1] 汪红,张杰,张大彪.调频连续波(FMCW)雷达信号调理电路[J].仪表技术与传感器,2012(1):105-107.

[2] 戚昊琛,胡智文,张鉴.FMCW雷达系统的双模方向判断模块研究[J].电子测量与仪器学报,2014,28(5):486-492.

[3] 尹小琴,朱喜行,张盼盼.高速公路车辆防追尾碰撞系统的设计与控制研究[J].汽车工程,2014,36(9):1080-1084.

[4] BRENNAN P V,HUANG Y,ASH M,et al.Determination of sweep linearity requirements in FMCW radar systems based on simple voltage-controlled oscillator sources[J].IEEE Transactions on Aerospace and Electronic Systems,2011,47(3):1594-1604.

[5] 侯德藻,刘刚,高峰,等.新型汽车主动避撞安全距离模型[J].汽车工程,2005,27(2):186-199.

[6] YILMAZ A,JAVED O,SHAH M.Object tracking:A survey[J]. ACM Computing Surveys,2006,38(4).

[7] 仇成群,胡天云.基于超声波的汽车防撞报警系统的设计[J].制造业自动化,2009,31(4).

[8] 蒋留兵,沈翰宁,林和昀,等.FPGA的车载防撞雷达系统的设计与实现[J].火力与指挥控制,2013,38(8):93-96.

[9] Maxim Integrated公司.MAX11043datasheet[EB/OL].http:// www.m aximintegrated.com/en/products/analog/data-converters/ analog-to-digital-converters/MAX11043.html,2010.

An Optimization Scheme for IF Signal Processing System of Automotive Anti-collision Radars

Zhang Jian,Zhou Daokui,Tong Rui&Qi Haochen
School of Electronic Science&Applied Physics,Hefei University of Technology,Hefei 230009

Intermediate frequency(IF)signal processing device is the core of automotive anti-collision radar system.Aiming at the defects of existing IF signal processing scheme,on the basis of analyses on the tuning requirements of IF radar signal and module functions,an optimization scheme for radar system function is proposed, using multi-functional programmable chip MAX11043.Integrated chip drive is designed based on FPGA technique, with the corresponding time sequential simulation chart obtained.Both simulation and experiment are conducted on the functions of modulated signal generator with the designed drive module.The results of simulation and experiment verify the feasibility of the optimization scheme proposed.

anti-collision radars;IF signal processing;MAX11043;FPGA;optimization scheme

10.19562/j.chinasae.qcgc.2017.01.008

*国家自然科学基金(61404042)和合肥工业大学科学研究发展基金(J2014HGXJ0091,J2014HGXJ0082)资助。

原稿收到日期为2015年8月17日。

戚昊琛,博士研究生,E-mail:ammyqi@hfut.edu.cn。