基于割集重定时规则的串行最小均方误差自适应滤波器

高金定，许慧燕，杨　盼，段　波

(1.中南大学地球科学与信息物理学院，湖南 长沙 410083；

2.湖南涉外经济学院信息科学与工程学院，湖南 长沙 410205)



基于割集重定时规则的串行最小均方误差自适应滤波器

高金定1，2，许慧燕2，杨盼2，段波2

(1.中南大学地球科学与信息物理学院，湖南 长沙 410083；

2.湖南涉外经济学院信息科学与工程学院，湖南 长沙 410205)

摘要:针对标准串行最小均方误差(LMS)自适应滤波器运算速度受到系数更新模块运算限制的不足，提出了基于割集重定时规则的LMS自适应滤波器。通过利用割集重定时技术，对标准串行LMS自适应滤波器关键路径进行了优化，有效缩短了该滤波器关键路径，提高了运行速度。利用DSP Builder软件构建了改进前后自适应噪声对消模型并进行了仿真，仿真验证表明：未引入流水线结构的情况下，在EP2C35F484型现场可编程门阵列(FPGA)芯片上，自适应滤波器响应速度从20.40 MHz提高到了22.89 MHz。利用割集重定时技术对自适应滤波器结构关键路径进行优化设计，能有效的提高自适应滤波器的响应速度。

关键词:自适应滤波；串行LMS；割集重定时；优化设计；响应速度

0引言

随着电子技术的发展，FPGA技术开始广泛应用到地球物理仪器研制中，仪器数据处理速度越来越快、集成度越来越高、体积也越来越小[1]。LMS最小均方误差算法自适应滤波器具有运算量小、结构简单等优势，在地球物理勘探仪器中有着广泛的应用前景[2]。如何在FPGA芯片上实现高速LMS自适应噪声对消滤波器以满足地球物理仪器的需求具有重要的实际意义，也是目前国内外研究的热点[3]。为了获得高速LMS自适应滤波器，目前国内外研究重点集中在LMS自适应滤波算法优化上，比如引入前瞻技术和松弛技术，对串行LMS自适应滤波算法更新方程进行近似，以提高运行速度，然后这些方法仅适用于平稳环境，此外由于采取了近似估计，对LMS自适应算法滤波性能和收敛性能均有一定的影响[4-6]。

本文针对标准串行LMS自适应滤波器运算速度受到系数更新模块运算限制的不足，引入割集重定时规则[7-8]，对LMS自适应滤波器关键路径进行了优化，有效缩短了关键路径，提出了基于割集重定时规则的串行LMS自适应滤波器。

1割集重定时规则

定义1：关键路径：数据流图中，所有零延迟路径中，具有最长运算时间的路径称为关键路径。

定义2：环路边界与迭代边界：每个环路执行的最低时间称为环路边界，具有最大环路边界值的环路称为关键环路。显然，关键环路的环路边界表示了用硬件实现数据流图的数据处理速度的极限值，这个极限称为迭代边界，一般用T∞来表示。

定义3：割集重定时规则：割集是数据流图的一组边，将这组边从数据流图上除去后可以将数据流图分成两个不相连的子图。

如图1所示，将数据流图(a)沿虚线断开，则可以将数据流图(a)分成图(b)所示的两个不相连的子图G1和G2，则图(a)中虚线所切割的所有边的集合称为数据流图(a)的一个割集。

割集重定时只影响割集中边的权重(延迟数)。如图1(b)中两个不相连的子图G1和G2，割集重定时包含两个内容：若从子图G1到子图G2的每条边都增加k个延迟单元，则从子图G2到子图G1的每条边都减少k个延迟单元，反之亦然。

如图1(c)所示，若从子图G1到子图G2的每条边都减少1个延迟单元，则从子图G2到子图G1的每条边都增加1个延迟单元。最后得到割集重定时后的数据流图如图(d)所示。

图1　数据流图割集重定时示例Fig.1　Cutset retiming example of data flow diagrams

2基于割集重定时技术的LMS自适应滤波器优化设计方法

2.1串行LMS自适应滤波器结构

当输入信号和噪声统计特性未知或者发生变化时，自适应滤波器能够在满足某种准则前提下能自动调整滤波器系数，始终实现最优滤波。

图2是标准串行LMS自适应滤波器结构图。主要包括标准FIR滤波器和系数更新两个部分。其中x(k)是自适应滤波器的输入信号，y(k)是自适应滤波器的输出信号，d(k)是期望信号，e(k)是误差信号。通常利用误差信号e(k)构造自适应滤波算法所需要的目标函数，并定义好自适应滤波器系数的更新方式，目标函数的最小化意味着在某种意义上，自适应滤波器的输出信号y(k)与期望信号d(k)实现了匹配，此时也就实现了最优滤波。

LMS算法自适应滤波器核心迭代方程如式(1)、(2)和(3)所示，式(1)是LMS自适应滤波器输出求和表达式，式(2)是误差函数方程，式(3)是系数更新表达式。

y(k)=xT(k)w(k-1)

(1)

e(k)=d(k)-xT(k)w(k-1)

(2)

w(k)=w(k-1)+2μe(k)x(k)

(3)

图2　串行LMS自适应滤波器结构Fig.2　Structure of serial LMS adaptive filter

2.2优化设计方法

根据关键路径的定义，影响标准串行LMS自适应滤波器运行速度的关键路径如图2红色虚线所示，此关键路径执行时间主要由3个乘法器和5个加法器的执行时间决定, 假设乘法器的执行时间是tm，加法器的执行时间是ta，则此关键路径执行时间为：

Tcp=3tm+5ta

(4)

要提高LMS自适应滤波器的运行速度，只能对此关键路径进行优化。如图2所示，对LMS自适应系数更新部分的加法器做割集，即图中四个椭圆形虚线框所示的割集CutsetA，对移入每个加法器节点的所有边增加一个延迟单元Z-1，相应地对移出每个加法器节点的所有边增加一个超前单元Z+1(等效为减少一个延迟单元Z-1)，按照此规则，得到了一种新的串行LMS自适应滤波器结构，如图3所示。

图3　割集重定时后的串行LMS自适应滤波器结构Fig. 3　Structure of serial LMS adaptive filter after cutest retiming

从图3可以看出，割集重定时后串行LMS自适应滤波器的关键路径有所缩短，减少了一个加法器的运行时间ta，关键路径执行时间缩短为：

Tcp=3tm+4ta

(5)

因此，从理论上来看，改进后的物理可实现的LMS自适应滤波器结构运行速度应该更快。同时，从图2和图3还可以看出，割集重定时并没有改变串行LMS自适应滤波器关键环路的迭代边界，关键环路的寄存器数量并没有改变。

3验证

用DSP Builder建模工具，构建标准串行LMS自适应滤波器和割集重定时后的串行LMS自适应滤波器噪声对消模型，分别如图4和图5所示。仿真模型主要由Add加法器模块、BC总线转换模块、D延迟单元模块和P乘法器模块组成。自适应滤波器的输入信号高斯白噪声，期望信号为8 Hz的正弦波待检测信号叠加高斯白噪声干扰。

图4　标准串行LMS自适应滤波器模型Fig.4　Model of serial LMS adaptive filter

图5　割集重定时后的串行LMS自适应滤波器模型Fig.5　Model of serial LMS adaptive filter after cutest retiming

图6是期望信号频谱，从图可以看出，期望信号除了有待检测的8 Hz正弦波信号以外，在整个频域范围内都有着白噪声。

图6　期望信号频谱(待检测信号+高斯白噪声)Fig. 6　Frequency spectrum of desired signals

图7是标准串行LMS自适应滤波器时域仿真波形图，从上到下四个信号依次为输入的白噪声信号、自适应滤波器输出信号、自适应滤波器误差信号以及自适应滤波器的期望信号。在自适应噪声对消系统中，误差信号为实际检测输出的有用信号。从图7可以看出，所设计的自适应噪声对消滤波器能较好的从白噪声环境中检测出有用的正弦波信号。

图7　自适应滤波器时域仿真波形Fig.7　Time domain simulation waveforms of adaptive filter

图8是自适应滤波器稳定输出后误差信号的频谱，可以看出，高斯白噪声已经被较好地滤除了。运行Signal Compiler工具，将模型转换成VHDL硬件描述语言，用Modelsim软件进行寄存器传输级(RTL)仿真，仿真结果如图9所示。从图9可以看出，RTL仿真结果与Simulink中模型仿真结果基本一致，这进一步验证了设计的可靠性。图10、图11和图12分别是割集重定时后自适应滤波器时域仿真波形、自适应滤波器误差信号频谱和RTL寄存器传输级仿真结果。可以看出，割集重定时后的自适应滤波器的性能与标准串行LMS自适应滤波器基本一致。

将模型转换以后得到的VHDL程序在Quartus II软件中进行编译与适配，在同一款FPGA (EP2C35F484C8)芯片上得到割集重定时前后自适应滤波器的响应速度和资源消耗情况，如表1所示。

图8　稳定后自适应滤波误差信号频谱Fig.8　Frequency spectrum of adaptive filter’s error signal after stabilization

图9　自适应滤波器RTL仿真结果波形Fig.9　RTL simulation waveforms of adaptive filter

图10　自适应滤波器时域仿真波形(割集重定时后)Fig.10　Time domain simulation waveforms of adaptive filter after cutest retiming

图11　自适应滤波误差信号频谱(割集重定时后)Fig.11　Frequency spectrum of adaptive filter’s error signal after cutest retiming

图12　自适应滤波器RTL仿真波形(割集重定时后)Fig.12　RTL simulation waveforms of adaptive filter after cutest retiming

从表1可以看出，在没有用到流水线结构的情况下，割集重定时后自适应滤波器的响应速度从原来的20.40 MHz提高到了22.89 MHz，还少用了26个逻辑单元。

表1　适应滤波器响应速度及资源消耗情况

4结论

本文提出了基于割集重定时规则的串行LMS自适应滤波器。通过利用割集重定时方法，对串行LMS自适应滤波器关键路径进行优化，该滤波器关键路径得到了有效的缩短，运行速度得到了提高。仿真验证表明，未引入流水线结构的情况下，在EP2C35F484型FPGA芯片上，自适应滤波器响应速度从20.40 MHz提高到了22.89 MHz。当然本文所采用的割集重定时方法对自适应滤波器的迭代边界没有影响，关键环路的迭代周期还是保持不变，如何减小关键环路的迭代周期进一步提高运行速度值得进一步研究。

参考文献:

[1]Gao Jinding, An Improved Delayed Structure of Least Mean Square Adaptive Filter and Its Field Programmable Gate Array Implementation[J]. ICIC Express Letters, Part B: Applications, 2013, 4(1):69-73.

[2]刘雄飞，高金定.LMS自适应滤波器FPGA实现的新方法[J].压电与声光，2007,29(1)：87-89.

[3]汤霞清,刘翔,程旭维,等. 基于FPGA的光纤陀螺自适应LMS滤波算法研究[J]. 计算机测量与控制,2015,23(3):867-869,872.

[4]李锋，邱陈辉，徐祖强. 基于改进DLMS算法的自适应FIR滤波器设计[J].计算机工程与设计,2014,35(3):895-899.

[5]白瑞青,宋军,宋鑫霞,等. 基于现场可编程门阵列的弹载遥测记忆重发器[J].探测与控制学报,2015, 37(2):55-58.

[6]高金定. 平稳环境下LMS算法优化分析及其FPGA实现[J].压电与声光,2013,35(3):445-451.

[7]Parhi著.VLSI数字信号处理系统：设计与实现[M].陈弘毅,译.北京: 机械工业出版社, 2004

[8]施国勇.数字信号处理FPGA电路设计[M].北京:高等教育出版社, 2010.

Serial Least Mean Square Error Adaptive Filter Based on Cutk-Set Retiming Rules

GAO Jinding1,2，XU Huiyan2，YAN PAN2，DUAN Bo2

(1.School of Earth Science and Info-Physics, Central South University, Changsha, Hunan, China, 410083；2.School of Information Science and Engineering, Hunan International Economics University, Changsha, Hunan, China, 410205)

Abstract:Aiming at the problem of the standard serial least mean square error algorithm adaptive filter’s calculation speed was limited by its calculation of the coefficient update module, an improved LMS adaptive filter was proposed. Using cut-set retiming technology, the critical path of the standard serial LMS adaptive filter has been optimized, and an improved structure of LMS adaptive filter was obtained. Then using DSP Builder software, the adaptive noise cancellation system models with the standard serial LMS structure and the improved structure were built respectively, and a series of simulation and analysis was completed. Simulation results show that: without introducing pipelining, on EP2C35F484 Field Programmable Gate Array chip, the response speed of the adaptive filter was improved from 20.40MHz to 22.89MHz. Using cut-set retiming technology to optimize the critical path of adaptive filter can effectively improve its response speed.

Key words:adaptive filter; serial LMS; cut-set retiming; optimization design；response speed

中图分类号:TN713.7

文献标志码:A

文章编号：1008-1194(2016)01-0071-05

作者简介:高金定(1981—)，男，湖南桃江人，副教授，博士研究生，研究方向：数字信号处理及其FPGA实现技术。E-mail: jdgao@qq.com。

基金项目:湖南省2013年度科研条件创新专项项目资助(2013TT2037)；湖南省教育厅重点科研项目资助(15A106)；湖南省教育厅一般科研项目资助(15C782)

*收稿日期:2015-11-01