基于C/S构架的高铁地震预警数据采集系统设计*

谭 超，苏 超，张海滨

(三峡大学电气与新能源学院，湖北宜昌443002)

TAN Chao*，SU Chao，ZHANGHaibin

(Collegeof Electrical Engineering and New Energy，China Three Gorges University，Yichang Hubei443002，China)

在危害高速铁路安全运行的众多自然灾害中，地震是一种发生概率较小，但危害性最大的突发性灾害［1］。当列车在低速运行时地震的危害性不是很突出;但由于轮轨之间的横向力与列车运行速度的平方成正比［2］，当速度超过200 km/h时，即使是较小的地震也可能造成列车出轨甚至翻车的重大安全事故，因此一些地震灾害频繁的国家和地区，如日本、中国台湾和法国等，都建立有自己的高铁地震监测预警系统。我国是地震多发国家［3］，通过借鉴国外经验，针对我国高铁建设运行情况和地震地质条件进行深入研究，建立高效、可靠、可行的高铁地震预警系统，是我国地震区高铁建设必须解决的技术问题。

地震发生时会产生多种地震波，但主要有P波和S波［4］。P波的传播速度较快，破坏性较小;S波传播速度较慢，是引起破坏的主要原因，高铁预警正是通过同步采样电磁波和地震波、P波与S波，利用它们之间的速度差，在地震已经发生而破坏性的地震波尚未到达之前的数秒至数十秒间发出地震警报，通知正在行驶的高速列车减速或停车，可避免造成安全事故。作为信息获取通道，多通道同步数据采集是高铁预警的关键环节之一，为此，本论文设计了一套用于高铁地震预警的，基于C/S构架的采集系统。

1 预警系统方案

地震预警系统如图1所示，系统采用C/S构架模式，PC机为客户端，地震预警站是服务器，两者通过以太网通信，根据需要，预警站可以有多个，每个预警站点具有自己独立的IP，PC机中的客户端可同时打开多个应用程序，通过输入不同的IP地址，可实现对多个预警站的同步监测。

图1 C/S构架预警系统方案

2 预警站采集系统硬件设计

2．1 采集系统方案

采集系统方案如图2所示，系统由ST32F407单片机加FPGA结构组成，FPGA采用Altera公司的CYCLONEⅣ系列芯片EP4CE6E22C8N。单片机作为主控制器，用于控制FPGA采集，数据存储;外围电路包含以太网接口，GPS接口，SD卡存储器以及授时守时电路;FPGA部分用于产生AD同步时钟，控制六通道AD同步采集，并将采样值传入单片机中，外围电路包含6通道采集板和参考源;单片机与FPGA之间通过SPI接口与地址线A0进行通信。数字补偿晶体是整个系统的时钟源，该晶体的频率为16．384 MHz，准确度为0．5 ×10－6，温漂为0．1 ×10－6。

图2 采集系统方案图

2．2 传感器选型

本系统选用的传感器为ES－T型三分向力平衡式加速度计，传感器可以在±0．25 gn到±4 gn的范围内选择设定满量程，其动态范围优于155 dB，带宽在DC－200 Hz之间。

2．3 信号调理与AD采集电路

传感器输出为差分信号，信号动态范围为±5 V，系统选用的AD芯片输入信号范围在±2．5 V之间，所以传感器输出信号必须经过信号调理后才能进行采集，图3是其中一个通道的信号调理与AD采集电路，其余通道电路与该图完全一致。

图3 信号调理与AD采集电路

信号调理电路由全差动放大器OPA1632构成，该放大器的电压噪声密度为1．3 nV/Hz1/2，在100 Hz(高铁地震监测常用采样率为200 sample/s)带宽范围内噪声有效值不超过15 nV，满足地震信号采集要求。图中 R2∶R1、R7∶R9均为 2∶1，可将输入差分信号衰减2倍，实现将传感器输出的±5 V信号衰减到±2．5 V范围内，满足ADS1281的输入电压范围，图中二极管D1与D2是钳位二极管，将电压钳位在±3 V左右，保护AD芯片。

AD转换器是一款32 bitΔ－Σ高精度模数转换器ADS1281，内部具有可编程FIR、IIR和SINC滤波器，0．6 ×10－6线性度，在 250 sample/s采样率下其SNR可达130 dB，全速采样模式下功耗仅12 mW，非常适用于电池供电的野外作业。

通过配置PINMODE引脚，可将ADS1281设置为引脚控制模式(PINMODE=1)和寄存器控制模式(PINMODE=0)，本系统将其配置成寄存器控制模式。系统为实现同步采样，将六通道ADS1281的低功耗控制 PWDN，复位 RST，同步 SYNC，采样时钟CLK，SPI时钟SCLK，SPI数据输入DIN引脚分别连在一起，并由FPGA统一控制，达到时钟同步，统一配置AD的目的，从而实现同步采样;而ADS1281的数据输出引脚DOUT分别接在FPGA的6个不同IO口，用于读取六通道AD的数据。

参考源是数据采集系统的关键部分，本系统利用DCDC产生－5V电压，低噪声LDO电源芯片LT1964产生－2．5 V电压，作为六通道ADS1281的VREFN输入，LT1964噪声为30μV RMS(10 Hz～100 kHz);利用专用精准基准芯片LTC6655－2．5产生+2．5 V电压，作为六通道ADS1281的VREFP输入，该芯片噪声0．25 ×10－6p－p(0．1 Hz～10 Hz)，温飘为2×10－6/℃，经过试验，该方案是取得较好结果。

2．4 FPGA采集控制与数据传输实现

数据采集之前，STM32单片机需要通过FPGA对各通道采集卡(即ADS1281)进行配置;数据采集过程中，FPGA需要对六通道数据读取、打包并传入STM32单片机。控制线A0用于选择上述功能。

当A0=0时，将STM32单片机与FPGA之间的SPI接口、FPGA与六通道采集卡之间的SPI接口直接相连，此时由STM32单片机直接完成采集卡配置;当A0=1，FPGA输出采样时钟CLK，六通道采集卡同时启动采样。

FPGA数据采集与传输过程如图4所示。当六通道ADC数据准备就绪时，ADC_nDRDY信号将同时由高变低，FPGA收到下降沿信号后，将在ADC_SCLK引脚连续产生32个周期的 SPI时钟，ADS1281在时钟上升沿输出数据(ADC_DOUT_1至ADC_DOUT_6)，FPGA在时钟下降沿读取数据，六通道数据将被缓存在6个32 bit寄存器ADC_DATA0至ADC_DATA5内;FPGA读取完六通道32 bit数据后，在MCU_DRDY引脚产生一个高脉冲，通知STM32单片机读取数据，单片机在MCU_DRDY下降沿启动中断，并在中断中完成数据读取;数据读取过程中，单片机的SPI时钟MCU_SCLK连续产生时钟信号，FPGA在收到时钟信号时，将数据通过MCU_DIN输出，时钟信号共6×32=192个，正好读完六通道数据。

图4 FPGA数据采集与传输过程

3 预警系统C/S构架软件设计

3．1 客服端LabVIEW编程

PC机客服端界面与网络编程利用LabView软件实现。LabView是由美国国家仪器(NI)公司研制开发虚拟仪器开发软件，是一种图形化编程语言，使用较为方便［6－7］。

LabView主界面包含采样率、量程设置，IP地址，端口，开始采集按钮，停止采集按钮和波形界面几个部分，其中波形界面由WaveChart控件实现，具体实现如下:将下位机上传的六通道数据绑定为簇，簇输出接到WaveChart控件的数据输入端，Wave-Chart控件的图形显示方式设置为分格显示曲线，由于簇输入是6个数组绑定而成，WaveChart自动将窗口分成6个子窗口，每个数据对应一个窗口;Wave-Chart界面更新模式设置为Strip Chart，此模式下波形从左至右绘制，达到右边边界时，旧数据从左边溢出，新数据从右边进入。

LabView具有强大的网络编程功能，本系统客户端利用了其中的TCP/IP协议模块，主要涉及到以下几个函数:TCPOpen(打开)，TCPRead(读取)，TCP Write(写入)，TCP Close(关闭)。客户端程序工作流程如图5所示。从图中可以看出，从开始到结束采集一共用了两次TCP/IP连接，第1次用于发送采集命令，然后接收、处理、显示数据，当按下“停止采样”命令后，首先关闭第1次TCP/IP连接，此时服务器还在继续采集数据，但不发送，所以还需进行一次TCP/IP连接发送停止采集命令给服务器，服务器收到命令后即可停止采集，并进入低功耗模式。

图5 客服端网络编程流程

3．2 基于LWIP的服务器程序设计

服务器的主控单片机是STM32F407，其内部集成了10/100M以太网MAC，结合PHY芯片DP83848即可完成以太网硬件搭建;以太网软件部分通过移植LWIP协议栈实现，已有较多文献或文档详细叙述了移植方法与过程［8－9］，服务器接收命令、启动采样和传输数据等功能在tcp回调函数中实现。

数据采集和传输是同时进行的，可在单片机中申请两个缓存，采用乒乓操作模式工作实现，即:其中一个用于中断采集数据存储，缓存满后，设置数据满标志，并查询另一个缓存的数据空标志，若为空，证明数据已经传输完成，可新的存储数据;另一个用于传输，传输完成后，设置数据空标志，并查询第1个缓存的数据满标志，若位满，证明数据可以传输;由于以太网的传输速度远大于数据采集的速度，以太网传输完成后会等待另一个缓存存满，所以整个过程中不会出现采样数据丢失的情况。

4 采集系统性能测试

4．1 噪声测试

进行噪声测试时，将6通道输入短接，采样率设置为200 sample/s;采集开始后，数据将以文本文档的形式实时存入SD卡。图6是由采集的一个通道数据用excel作图得到(取其中任意2 000个点)，从该图可以看出:该通道采集的输入短接噪声峰峰值在±1．5μV范围内。

为进一步对噪声大小进行量化分析，分别进行了三次噪声测试，并在excel软件中利用STDEVA函数对每一次的六通道采集数据做均方差处理，处理结果如表1所示。从表中可以看出:每隔通道的噪声均方差低于0．5μV，噪声一致性较好;采集卡输入信号范围是±5 V，按照ADC的信噪比计算公式可算出采集卡的信噪比优于140 dB。

表1 三次噪声测试均方差

4．2 地震信号采集实验

实验时，把传感器放置于地面，传感器差分信号输出端接入采集卡第1通道，打开监测站电源，在PC机中启动LabVIEW界面，设定好采样率、量程、IP地址与端口，点击“启动采集”，在距传感器2 m左右用硬物连续敲击地面，图7是截取的实时显示结果图，从图7可以看出，第1通道具有典型的地震波形输出，纵坐标单位为mV，第2通道～第6通道输出为随机噪声，纵坐标单位为μV。

图6 采集系统噪声测试结果

图7 实测震动波形

5 结束语

本论文通过预警站(服务器)采集系统硬件、软件设计和客服端软件设计，实现了基于C/S构架的高铁地震预警IP数据采集系统。在性能上，系统噪声均方差低于0．5μV，信噪比优于140 dB;在功能上，可实现远程参数设置、远程实时数据传输并显示。该系统不仅可以用于高铁地震预警，还可用于矿山微震监测、金库震动监测和天然地震等与震动有关的应用领域。

［1］ 黄俊，陈志高，杨江．日本高铁地震监测预警系统对中国的启示［J］．大地测量与地球动力学，2013，33(增):129 －131．

［2］ Schnellboegl G．Early Warning System for Transport Line［C］//EWSWorkshop，Edilon-Sedra GmbH，Munich，F．Quante．2009．

［3］ 孙利，钟红，林皋．高速铁路地震预警系统现状综述［J］．世界地震工程，2011，27(3):89 －96．

［4］ 孙汉武，王澜，戴贤春，等．高速铁路地震紧急自动处置系统的研究［J］．中国铁道科学，2007，28(5):121－127．

［5］ 罗福龙．地震数据采集系统综述和展望［J］．勘探技术，2007(2):41－46．

［6］ 杨忠仁，饶程，邹建，等．基于LabVIEW数据采集系统［J］．重庆大学学报(自然科学版)，2004，27(2):32 －35．

［7］ 汤家华，王道德．LabVIEW在USB实时数据采集处理系统中的应用［J］．电子器件，2006，29(2):557－560．

［8］ 胡亦万．基于Cortex－M3的LwIP移植以及嵌入式WEB的应用研究［D］．南昌:南昌大学，2013．

［9］ 王祖云，杨思国，王建伟，等．嵌入式LwIP协议栈的移植与测试研究［J］．计算机与数字工程，2014，42(2):272－275．