数字阵列在实时信号处理中的研究

王伦生，宋传玲

(山东商业职业技术学院，山东 济南250103)

0 引 言

在海上雷达信号处理系统中，数字阵列处理技术需在系统的接收和发射端对模拟信号波速进行离散数字化处理，产生多波速的高频数字信号，这样更加有利于整个海上雷达系统的多功能发挥，如可同时实现远距离微小目标检测与跟踪、近距离目标搜索等功能。而在处理多阵列雷达信号时，信息处理算法的实效性往往是整个系统的瓶颈，所以高速、实时及并行的多功能信号处理技术是当前在阵列雷达信号处理中的热点。

本文首先分析了现有雷达阵列数字信号处理算法以及多核级联的DSP 芯片系统结构，在此基础上提出了一种基于DSP的分布式数字阵列信号异步处理结构，对雷达信号的多通道并发以及同一通道内的流水作业均采用并行技术进行数据的划分及处理。最后基于分布式DSP 系统进行算法仿真，并对仿真结果进行分析。

1 雷达信号处理系统中数字阵列机制

1.1 常用算法及模型

本文以海面雷达信号处理中最常用的目标检测与跟踪功能为例，在数字阵列信号处理系统中，往往伴随着较强的海面噪声干扰、电子干扰杂波等外界干扰，现有的阵列处理算法有DBF 数字波速成形算法、数字脉冲调制调解、微小目标动态监测与跟踪算法、抗多径干扰处理及数字成像算法等。与之前单一通道的信号处理相比，阵列信号处理不仅要求对统一算法的多通道并行执行，同时要求对不同算法能够同时并行处理。

雷达数字阵列信号处理系统中，一般包含了前端的天线射频模块、数字阵列采集模块、阵列信号处理模块。其中数字阵列采集模块包含了N个子模块，有变频器、数字信号接收器及矫正单元组成，完成对射频信号的接收及变频处理;而阵列信号处理模块接收N个数字阵列采集子模块的输入信号，来完成具体的各种功能算法。整个雷达的数字阵列信号处理系统如图1所示。

图1 数字阵列雷达信号处理结构图Fig.1 Structure diagram of digital array radar signal processing

1.2 分布式DSP 平台并行处理系统结构

本文采用了ADI 公司的基于TS201 内核分布式多核信号处理硬件平台，TS201DSP 芯片采用了多核处理器，单核频率达到1 GHz，一级缓存为256 Mbit，二级缓存为1 Gbit，总线为64 位，整个分布式信号处理平台集成了8个TS201DSP芯片，对于多通道的阵列雷达信号具有很强的并行处理能力及较强的高并发存储能力。经过测试，整个处理平台的数据互通速率达到了6 Gb/s，保证了数据并发处理的实效性，平台拓扑结构如图2所示。

结合图1 可知，本信号处理硬件平台既要能处理阵列雷达的多波束数字信号并行处理，又需要能够处理单一通道内多种算法的并行运算。所以在算法设计上，各单独的DSP 芯片之间数据耦合要较少，包括全局变量的数量以及各处理单元之间的信息发送和接收。由图2 可知，本信号处理硬件平台具有很好的松散耦合性和扩展性。

图2 DSP 平台信号处理级联图Fig.2 Structure diagram of DSP platform for signal processing

2 数字阵列并行算法原理

2.1 雷达阵列数字波速处理

在对雷达阵列信号进行并行化的数字处理系统中，对雷达发射信号的数字化波束进行空间拓展，即DBF 是整个算法的第一步也是关键的步骤。通过DBF算法组成具有全方位及全时空间的数字波束。其原理是分布式的数字波束按照比例进行向量组合(波速×强度×方位)，并把组合后的向量与一个二维矩阵进行叠加，进行波束的合成。在实际的阵列信号并行处理系统中，常见的有8 波束合一、16 波束合一，在实际应用中，波束的数量具有很强的随机性，图3 为4 波束合一、总波束数为32的DBF结构图。

图3 数字阵列并行处理拓扑结构Fig.3 Digital array parallel processing architecture

图3 中，每个立方体的同一平面的4个圆p2，p4，p5，p7 为4 波束接收器，用来完成DBF 中第一级的4 波束合成，波束合成后发送至p3，同时进行波束空间扩展，分撒为32 路信号，至此完成了第2 级的DBF算法。表1 为整个DBF算法流水下时序关系。

表1 DBF 流水处理时序Tab.1 Timing and mapping diagram of DBF algorithm

2.2 波束压缩处理

一般的雷达阵列波束压缩处理中，常用FFT-压缩系数-IFFT 流程进行处理，以一个2 k的波束为例，单一TS201DSP 芯片可以并行处理16个波束的FFT-压缩系数-IFFT 处理。

FFT-压缩系数-IFFT 流程处理对波束比较少的时候性能较高，但当波束较多时，此种流程的实时性并不高。图4 给出了其余2 种的波束压缩拓展图，实时性得到较大的提高。

图4 两种FFT 并行处理拓扑图Fig.4 Two kinds of FFT parallel processing architecture

当波束较多时，可利用图4 中的2 种结构进行处理，图4 右边的处理结构利用了对信号的奇偶分解进行双支路信号处理，可以减少FFT，IFFT 中对信号进行分解的时间。

2.3 并行累积算法

本文系统中，设计了并行累积算法，即搜集到一定数量的雷达阵列波束后，才把信号送入阵列信号处理器中处理。例如在TS201DSP 芯片中，搜集了32 路信号后才开始进行FFT，IFFT 处理，在利用雷达信号进行微小运动目标的定位及跟踪算法中，需要得到多序列的帧信号，每帧图像之间的距离同时得到多径信道系数，才开始进行算法的处理，这样可以有效利用TS201DSP 芯片平台的批处理操作性能，同时提高算法的准确性。

并行累积算法具有如下特征:

1)微小运动目标的定位及跟踪算法MTD 处理的每帧图像大小为1024 ×2048，并且一次处理32帧数据，数据总大小为128M，多次累积以及最后进行灰色度成像时算法的数据量更大，所以TS201DSP芯片的缓存已经不满足算法要求，需要在板级扩展外部存储器。

2)整个算法大部分时间是对各种不同的累积数据信号进行相同的处理，更有利于模块化的软件执行。如MTD算法需要在所有的TS201DSP 芯片同时进行FFT，IFFT 处理，这样利用并行库模块对整个流程进行更加清晰的划分。

表2 给出了在TS201DSP 平台上利用并行累积算法的帧间处理时序。

表2 累积算法处理时序表Tab.2 The timing table of accumulation algorithm processing

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3 仿真实验

本文设计了基于TS201DSP 芯片的雷达阵列信号处理系统，整个系统分为3 块处理板，其中第1板块是对雷达阵列信号进行16 波束的DBF 并行处理;第2、3 块板完成雷达数字波束的压缩处理以及并行累积算法，功能是对海面微小目标进行定位MTD 及跟踪CFAR 处理，最后利用ISAR 进行目标物成像处理及显示。整个算法中各个模块的时间开销如表3所示，同时给出了一般算法的参考时间。

表3 算法处理时间表Tab.3 The algorithm processing schedule

由表3 可看出，利用本文提出的基于TS201DSP处理器的雷达数字阵列实时信号处理结构，在对目标物检测的实际应用中，整个针对雷达阵列信号的一系列处理过程中，如DBF算法、波束压缩处理算法、MTD、CFAR 检测跟踪算法及最终的ISAR 成像处理算法的处理时间相比较于参考时间都有了很大的提升，加快了整个系统信号处理的实效性，提高了系统性能。

4 结 语

本文分析了海上雷达阵列数字信号处理中实效性问题，针对雷达信号的多通道、多任务的并行处理机制提出了一种基于DSP 处理器的雷达数字阵列实时信号处理结构，在雷达阵列信号处理过程中的几个阶段分别进行研究。最后设计了基于TS201DSP 处理器的算法仿真系统，结果表明对雷达阵列信号处理系统在实效性能上有了较大提高。

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