一种用于SerDes系统的自适应锁相环设计
2015-06-24庞遵林陈晓飞
庞遵林 陈晓飞
摘要：根据SerDes误码率的设计指标，基于65nm CMOS工艺设计实现了一种自适应带宽锁相环电路。分析了自适应锁相环的数学模型，给出了自适应带宽锁相环的简易设计方法。采用双电荷泵电路结构，极大地减小了芯片面积。该文的PLL采用1 V和2.5 V两种电源供电，输出时钟频率范围为400～2000 MHz，适用于0.8～4 Gbit/s传输速率的SerDes。样品电路测试表明，输出时钟频率为2GHz时，时钟均方根抖动为1.68ps，功耗为14mW，芯片面积为0.0704mm2。
关键词：串行器/解串器；锁相环；鉴频鉴相器；分频器；压控振荡器
中图分类号：TN911.8 文献标识码：A 文章编号：1009-3044（2015）11-0213-03
A Design of PLL with Adaptive Bandwidth Applied to SerDes System
PANG Zun-lin1， CHEN Xiao-hui2
（1. No.38 Research Institute of China Electronics Technology Group Corp.， Hefei 230088， China； 2. Lontium Semiconductor Corp.， Hefei 230601， China）
Abstract： A low power phase-locked loop with adaptive bandwidth was based on the design specification of SerDes and designed based on 65 nm CMOS （Complementary Metal Oxide Semiconductor， CMOS） process was presented. The adaptive bandwidth theory of PLL is analyzed and an easy method for adaptive bandwidth was proposed. The chip area was minimized by using the proposed architecture based on dual charge pump circuit architecture. The PLL had an output frequency range from 400 MHz to 2 GHz at 1 V and 2.5 V supply voltage， the PLL can be used as a clock for SerDes at speed from 800 Mbit/s to 4 Gbit/s. And the test results showed that， 1.68ps RMS jitter at 2 GHz output frequency， the circuit occupied a chip area of 0.0704 mm2 and consumed 14mW power.
Key words： Serializer/Deserializer （SerDes）； PLL； PFD； Frequency divider； VCO
随着现代通信技术的发展，串行器/解串器（Serializer/Deserializer， SerDes）高速串行数据传输技术正取代并行数据传输技术，广泛运用于背板传输、光纤通信等领域[1]。时钟倍频器是SerDes系统中的一个关键部件，为发送器提供时钟信号，其抖动性能的好坏直接关系着SerDes数据传输的误码率指标。
本文介绍的PLL（Phase-locked loop）电路应用于传输数率为0.8～4 Gbit/s的SerDes，需求的时钟频率范围为0.4～2 GHz，系统的参考时钟频率为20 MHz，对应的锁相环倍频范围为20～100。较宽范围的倍频系数将影响到锁相环的带宽，从而影响到输出时间的建立时间、时钟偏斜等性能[2]。Kim[3]提出了自适应带宽锁相环，在锁相环启动时采用大的环路带宽，提高时钟的锁定速度，在时钟信号锁定时减小环路带宽，以降低输出时钟的抖动。
本文在[4]提出的自适应带宽锁相环基础上，提出了自适应带宽锁相环的设计方法，根据分频比动态地调节环路带宽，可以在较宽的输出时钟频率范围内获得较好的时钟抖动性能，同时，大幅度降低低通滤波器电容的面积。
文章第1节介绍应用于SerDes系统中PLL的设计背景和电路结构；第2节对自适应PLL的模型进行了分析；第3节介绍关键电路鉴频鉴相器、电荷泵和压控振荡器的电路设计；第4节介绍芯片版图和测试结果；第5节给出结论。
1 总体结构
SerDes从本质上说是一个时分复用器，图1所示是发送器的结构图。发送器的十位并行数据经寄存器寄存，并/串数据转换器将并行数据转换成高速数据流，经发送器的预加重和阻抗匹配，传输到背板连线中。在4 Gbit/s传输数率的发送器中，PLL分别为寄存器和并/串转换器提供200MHz和2 GHz的时钟。
图2所示是自适应锁相环的时域模型，由鉴频鉴相器（Phase Frequency Detector，PFD）、电荷泵、环路滤波器、压控振荡器（Voltage Controlled Oscillator，VCO）和分频器组成。PLL工作过程为： PFD比较参考时钟和VCO输出经分频后的时钟相位差，经电荷泵和环路滤波器转换成控制VCO输出时钟频率和相位的电压信号。其中PFD、电荷泵1和VCO组成的环路实现时钟相位的细调；PFD、电荷泵2和VCO组成的环路实现PLL时钟频率的快速锁定。
图2 自适应锁相环结构
2 自适应锁相环的模型分析
从严格意义上讲，锁相环是一个离散时间的非线性大信号系统，但是当锁相环在锁定以后，振荡器频率变化很小的情况下，可以将其近似成连续时间线性小信号系统。其开环传输函数如式1所示：
[GPLL（s）=KI.Kico.gm（1+sωz）N.C.s2] （1）
[ωz=gmC.KIKP] （2）
式（1）中Kp和KI分别是电荷泵1和电荷泵2的增益，Kico是ICO的增益，ωz为PLL零点，gm是KI通路的跨导。出于环路稳定性考虑，一般要求环路带宽小于：
[ωz<5ωgbw] （3）
如果条件（3）成立， [1+ωgbwωz≈ωgbwωz]
[GPLL（ωgbw）≈KI.Kico.gmN.C.ωgbw.ωz=1] （4）
把（2）代入（4），可以得到：
[ωgbw≈Kp.KicoN=Kp.Kico.IicoIico.N]
[=Kp.FvcoIico.N=KpIico.Fref] （5）
由（5）式可知，如果Kp和Iico 有固定的比例，那么环路带宽就完全和参考时钟成正比，不再受到PVT的影响。同时，由式（2）可以看出，如果Kp/KI=M，那么得到同样的零点，电容比传统架构少了M倍。
3 关键电路设计
3.1 鉴频鉴相器
图3所示是典型的三态鉴频鉴相器原理图，由四个RS触发器和复位控制逻辑组成的状态机组成，其时序图如图4所示。其主要原理：鉴频鉴相器通过比较参考时钟Fref和分频时钟Fdiv时钟的相位差，相位误差电压Vd是相位差θe（t）的函数，即理想的鉴频鉴相器是线性的。延迟电路用于产生死区，其宽度根据锁定的速度要求和电荷泵上下电流匹配性，系统的锁定速度与死区宽度关系在文献[5]中已说明，一般情况下宽度要足够可以打开电荷泵的开关电流。
图3 鉴频鉴相器原理图
图4 鉴频鉴相器时序图
3.2 电荷泵
图5 电荷泵原理图
如图5所示为电荷泵简图，自适应功能在电荷泵中实现，电荷泵1的输出端接跨导管的栅极，转换为电流送给ICO，这一条积分通路主要控制ICO的频率，电荷泵2的输出直接和Mp5叠加后，并通过Cp滤波，再送给ICO，保证环路的稳定性。
Icp电流是从Mp5镜像过来的，在本设计中，镜像比为1：20或者1：10，即环路带宽是参考时钟的1/20或者1/10，从而实现自适应功能，确保环路带宽不随PVT 变化。Mn6，7接偏置电压gnd，Mp6，7接偏置电压vdd，为了防止up/dn开关在关断时候，有漏电流流入电容C，造成时钟抖动。流过电荷泵1的电流是电荷泵2的M倍，这样电容C面积减小M倍。
3.3 压控振荡器
图6所示的压控振荡器（ICO）由四级对称的缓冲器组成，Ivco动态地控制ICO的偏置电流 和输出时钟电压摆幅。在延迟单元设计中，反相交错耦合连接的CMOS开关管用于减弱共模信号[6]。对称的缓冲器结构产生时钟上升沿和下降沿近似相等的时钟，可以抑制高频噪声，进而减小输出时钟的抖动[7]。
图7是自适应PLL中VCO在环路控制下的瞬态仿真波形。参考时钟频率为20 MHz，VCO输出时钟的频率范围为400 MHz～2 GHz，可以看出该PLL在不同分频比条件下能动态地调节环路的带宽，环路的锁定时间小于20μs。
图6 自偏锁相环压控振荡器
图7 PLL的瞬态仿真波形
4芯片版图和测试结果
图8所示为采用65 nm CMOS工艺实现的自适应锁相环版图，版图面积为0.0704 mm2。图9是该PLL输出时钟抖动性能的测试结果，考虑到发送器和PLL共用一个电源，为了防止发送器工作时，干扰到PLL电源，影响相位抖动的性能，在PLL内部加入了LDO，去改善PSRR，从测试结果来看，在SerDes发送器端发送数据率为4 Gbp/s的1010 PRBS测试数据，发送器对PLL jitter的影响基本上可以忽略。PLL输出时钟频率为2 GHz时，时钟的均方值抖动为1.68 ps，峰-峰值抖动为12.46 ps，整个PLL功耗为14mW。表1为本文与文献[8-9]中的PLL的性能对比，可以看出本文设计的锁相环具有较好的时钟抖动性能。
表1 本文与文献[8-9]中的锁相环性能对比
[比较项＼&文献[8]＼&文献[9]＼&本文＼&工艺＼&0.1um ＼&0.18 um ＼&65 nm＼&面积
（mm2）＼&0.0676＼&0.0252＼&0.0704＼&工作电压＼&1.2 V＼&1.8 V＼&1 &2.5V＼&功耗＼&7.6mW
@ 2GHz＼&8 mW
@ 1GHz＼&14 mW
@ 2 GHz＼&VCO频
率范围＼&0.25～2 GHz＼&0.01～1 GHz＼&0.4～2 GHz＼&时钟均方
值抖动＼&0.95%
@ 1.92GHz＼&0.57%
@ 1GHz＼&0.33%
@2GHz＼&]
5 结论
本文提出了一种基于结构的自适应带宽锁相环，建立起了自适应锁相环的数学模型，并对自适应PLL中的环路滤波器和压控振荡器进行了深入的分析，得出了双环自适应带宽锁相环的简要设计方法。采用双电荷泵结构，电容比传统架构少了M倍，同时在不同的PVT变化下，保持带宽恒定。基于65 nm CMOS工艺，完成了电路设计和仿真测试。测试结果表明，该锁相环具有良好的抖动性能和较低的功耗，适用于0.8～4 Gbit/s传输速率的SerDes。
图8 锁相环芯片版图
图9 输出频率为2 GHz时钟的抖动测试
参考文献：
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