小数分频频率合成器中Σ—Δ调制器设计与实现

晏敏+徐欢+乔树山+杨红官+郑乾+戴荣新+程呈

摘要：介绍了一种应用于小数分频频率合成器的ΣΔ 调制器的设计，该调制器采用三阶级联的MASH111结构，并利用流水线技术，提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现，基于QuartusⅡ工具进行测试验证，结果表明，调制器最高工作频率为240.56 MHz.最终采用SMIC 0.18 μm CMOS工艺，完成了电路版图设计.芯片面积为34 148.5 μm2，芯片总功耗为1.284 mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.

关键词：调制器；频率合成器； MASH111；流水线技术；CMOS

频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择＼[1＼].随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高＼[2＼].

在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提＼[3＼].因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.

传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差＼[4＼].基于ΣΔ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制.

摘要：介绍了一种应用于小数分频频率合成器的ΣΔ 调制器的设计，该调制器采用三阶级联的MASH111结构，并利用流水线技术，提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现，基于QuartusⅡ工具进行测试验证，结果表明，调制器最高工作频率为240.56 MHz.最终采用SMIC 0.18 μm CMOS工艺，完成了电路版图设计.芯片面积为34 148.5 μm2，芯片总功耗为1.284 mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.

关键词：调制器；频率合成器； MASH111；流水线技术；CMOS

频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择＼[1＼].随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高＼[2＼].

在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提＼[3＼].因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.

传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差＼[4＼].基于ΣΔ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制.

摘要：介绍了一种应用于小数分频频率合成器的ΣΔ 调制器的设计，该调制器采用三阶级联的MASH111结构，并利用流水线技术，提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现，基于QuartusⅡ工具进行测试验证，结果表明，调制器最高工作频率为240.56 MHz.最终采用SMIC 0.18 μm CMOS工艺，完成了电路版图设计.芯片面积为34 148.5 μm2，芯片总功耗为1.284 mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.

关键词：调制器；频率合成器； MASH111；流水线技术；CMOS

频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择＼[1＼].随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高＼[2＼].

在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提＼[3＼].因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.

传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差＼[4＼].基于ΣΔ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制.