高速PCB设计中信号反射的抑制方法

王文涛，赵 娜，郑宜忠

(中国电子科技集团公司第五十四研究所，河北石家庄 050081)

0 引言

随着电子科学技术发展的日新月异，由IC芯片构成的电子系统朝着大规模、小体积和高速度的方向飞速发展，而且发展速度越来越快。这样就带来一个问题，即电子系统的体积减小导致电路的布局布线密度变大，而同时信号的频率还在不断提高，信号的边沿翻转时间仍在变短。当信号的互联延迟大于边沿信号翻转时间的10%时，板上的信号导线就会呈现出传输线的效应，使得信号反射、串扰等一系列问题变得越来越突出。高速问题的出现给硬件设计带来了更大的挑战，有许多从逻辑角度看来正确的设计，如果在实际PCB设计中处理不当，就会导致整个设计失败。因此，解决高速电路中出现的问题，已成为系统设计能否成功的关键因素之一。

1 反射产生的原理及其影响

1.1 反射产生的原理

产生反射的直接原因是因为传输线阻抗的不匹配，由于阻抗不匹配而造成信号能量在终端的不完全吸收［1］。

反射问题反映的是单个网络的信号质量，与单个网络的信号路径及信号返回路径的物理特性有关。通常PCB布线的物理特性对传输线有很大的影响，物理特性主要有布线的材料、布线宽度、布线厚度、与其他布线层和平面层的距离以及周围材料的介电常数［2］。信号沿单个网络传播时，会感受到互连线的瞬态阻抗变化，若信号感受到的互连阻抗保持不变，则保持不失真;若信号感受到的互连阻抗发生变化，则产生失真，信号在变化处产生反射，该反射信号将传回信号的发射端，并将再次反射回来，直至反射信号随着能量的减弱而幅度随之减小，最终信号的电压和电流达到稳定。

1.2 反射的计算

信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，如果信号感受的阻抗是恒定的，那么它就会正常向前传播，只要感受到的阻抗发生变化，不论是什么引起的，信号都会发生反射，衡量信号反射量的重要指标是反射系数，表示反射电压和原传输信号电压的比值。反射系数定义为［3］:

式中，Z1为变化后的阻抗;Z0为变化前的阻抗。假设PCB中走线的特性阻抗为50 Ω，传输过程中遇到一个150 Ω的电阻，暂不考虑寄生电容、电感的影响，把电阻看成理想的纯电阻，那么反射系数为:(150－50)/(150+50)=1/2，则会有原信号一半的能量被反射回源端，如果传输信号的电压是5 V，反射电压就是2.5 V。

1.3 反射的影响

1.3.1 反射导致信号的失真问题

如果一根走线没有被正确终结，那么来自驱动端的信号脉冲在接收端将被反射，如果反射信号很强，叠加的波形就可能会改变逻辑状态，从而引起不可预期的效应，使信号轮廓失真［4］。当失真变形非常显著时，可能导致多种错误发生，引起设计失败，同时失真变形的信号对噪声的敏感性增加了，也会引起设计失败。

1.3.2 反射引起过冲和下冲

过冲就是第一个峰值或谷值超过设定电压——对于上升沿是指第一个峰值超过最高电压，对于下降沿是指第一个谷值超过最低电压，过大的过冲将会损坏元器件中的保护二极管，导致过早的失效;下冲是指下一个谷值或峰值，严重时将可能产生假时钟信号，导致系统的误读/写操作［5］。

1.3.3 振荡

振荡现象也是反射引起的症状之一，振荡和过冲在本质上是相同的，在一个时钟周期中，反复出现过冲和下冲就成为振荡。振荡是电路中因为反射而产生的多余能量无法被及时吸收的结果。

2 反射的抑制方法

引起反射的主要因素有布线的几何形状(线宽、线长、过多的转弯和过弯的角度)、同一网络布线层的转换、经过连接器的传输、电源和地平面的不连续、错误的拓扑结构及网络末端未被匹配终结等。针对这些原因提出如下抑制方法。

2.1 降低系统频率

在可能的情况下降低信号沿的变换速率，以便在另一个信号加到传输线之前使传输线的反射达到稳态。在满足设计规范的同时尽量选择慢速的器件，并且避免不同种类的信号混合使用。

2.2 优化板级信号处理方式。

高速问题是PCB设计必须考虑的关键因素，因为时序要求严格，必须预先确定这些可能带来高速问题的器件和节点，调节这些元器件布局布线所需要的各种要求，最终控制信号完整性的设计指标，主要处理方式如下:

①使用较薄的PCB板，目的在于减小过孔的寄生参数;

②合理选择叠层，充分利用中间层来设置屏蔽，更好地实现就近接地，有效减低寄生电感，有效缩短信号的传输长度，大幅度降低信号间的交叉干扰;

③控制PCB板上的信号线的几何形状，减少过弯，最小化走线的阻抗不连续点，尤其在高频电路中布线，最好采用全直线，若需要转弯时，可用45°折线或圆弧线，这样可以减少高频信号对外的发射和相互间的耦合;

④重要信号线尽量不换层，减少不必要的过孔。实验表明，一个过孔可带来约0.5 pF的分布电容，减少过孔数能显著提高速度。若不可避免，则在信号换层的过孔附近放置一些接地的过孔(即伴随过孔)，以便为信号回流提供最低的阻抗路径;

⑤保证平面层的完整性，为信号线提供低阻抗的回流路径。目的在于减少共模阻抗耦合与共模开关噪声，减少或消除与供电系统相关的信号完整性问题;

⑥电源和地的管脚要就近打过孔，过孔和管脚之间的引线越短越好，因为长引线会导致电感的增加。同时电源和地的引线要尽可能粗，以减少阻抗;

⑦采用正确的走线拓扑结构:

走线的拓扑结构是指一根信号线的布线顺序及布线结构。在实际电路中常常会遇到单一驱动源驱动多个负载的情况，驱动源和负载构成了信号的拓扑。不同的拓扑分布对信号的影响是非常显著的。通常情形下，PCB走线采用2种基本拓扑结构，即菊花链和星形拓扑［6］，如图1所示。

图1 拓扑示意

菊花链:布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，菊花链布线中分支长度尽可能短。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。

星形拓扑:可以有效地避免时钟信号不同步问题，其缺点是每条分支上都需要终端电阻。终端电阻的阻值应和联机的特征阻抗相匹配。这可通过手工计算，也可通过工具计算出特征阻抗值和终端匹配电阻值。当系统的不同信号在接收端的接收要求是同步时，星形拓扑是最合适的。

2.3 采用端接方式

控制信号传输路径的特性阻抗保持恒定，即反射系数为0时，意味着传输路径上没有反射，这种情况就称为阻抗匹配，此时信号将理想地传递到终端。通常，传输线的长度符合下式的条件应使用端接技术。

式中，L为传输线线长;tr为源端信号的上升时间;tpd1为传输线上每单位长度的负载传输延迟。即当源端完整的电平转移将发生在从传输线的接收端反射回源端的发射波到达远端之前，需要使用端接匹配技术［7］。传输线的端接原则是:如果负载反射系数或源反射系数二者任一为零，则反射将被消除。通常采用2种策略:使源阻抗与传输线阻抗匹配，即源端端接;使负载阻抗与传输线阻抗匹配，即终端端接［8］。

2.3.1 源端端接

源端端接主要是串形端接方法，串行端接是通过在尽量靠近源端的位置串行插入一个电阻到传输线中来实现。串联电阻的阻值和驱动端的阻值之和应等于传输线的阻抗。这种串行端接的原理是消除从负载端反射回来的电压，阻止传输线的二次反射，如图2所示。

图2 源端串联端接

2.3.2 终端端接

终端端接的主要原理是在尽量靠近负载端的位置加上拉或下拉阻抗以实现终端的阻抗匹配，常用的终端端接主要有单电阻并行端接、RC端接、戴维南端接和肖特基二极管端接，如图3所示［9］。

图3 4种常用终端端接方法示意

单电阻并行端接选取的电阻值等于传输线的阻抗;戴维南端接的2个电阻阻值满足关系式Z0=R1R2/(R1+R2);RC端接选取电容的值一般情况下满足关系式C=3T/Z0，T为信号上升时间，Z0为传输线的阻抗。

从系统设计的角度，应首选并行端接，因其是在信号能量反射回源端之前，在负载端消除反射，因而消除一次反射，这样可以减小噪声、电磁干扰(EMI)及射频干扰(RFI)，而串接端接则是在源端消除由负载端反射回来的信号，只是消除二次反射，但由于单电阻并行端接的电流消耗大，戴维南端接的直流功耗大，RC端接的开关速度低、肖特基二极管端接容易给与其相连的电源和地上产生噪声等缺点，目前最为广泛使用的是源端串联电阻端接的方式，因为其不增加电源消耗、不增加对地的阻抗，且实现起来特别简单方便，而且在这种情况下，接收端可以靠反射来达到足够的电压幅值。实际设计中终端端接需根据下列情况选择使用:戴维南端接应用于使用双极性器件的链状和总线型结构;RC终端应用于使用CMOS器件的链状和总线型结构［10］;必要时需通过仿真对比，确定使用哪种端接方式。

3 仿真波形对比分析

对一组数据总线做不同的处理方法所得到的仿真波形［11］。如图4所示，上侧波形为长距离多过弯布线信号的波形;中间波形为短距离少过弯布线信号的波形;下侧波形为串联电阻匹配后的波形。由图4可知，长距离多过弯布线时波形有大幅度的振荡产生;适当改变走线的物理特性、缩短布线长度、减少过弯可以明显减缓振荡的幅度;串联电阻匹配后振荡消除，波形变得平滑。

图4 仿真波形

4 结束语

在高速PCB设计中，合理的布局和布线、规避不必要的过弯和过孔、确保阻抗连续、提供完整的信号参考平面及良好的接地等，是确保设计成功的前提条件。但为了更好地优化设计，使信号完整性更好，具有更高的电磁兼容性，还应该进行设计仿真验证，包括仿真模型验证、拓扑分析、布线前与布线后仿真、约束条件的设置及PCB布局布线等硬件环节，通过仿真结果，可帮助设计者及时解决设计缺陷，弥补电路设计到PCB实现的不足，从而优化设计，提高高速PCB设计的一次成功率，较好地应对高速设计所面临的难题。 ■

［1］孙宇贞.高速电路的信号完整性分析［J］.电子应用技术，2005，31(3):89 －92.

［2］姜培安.高速电路PCB设计方法与技巧［M］.北京:中国电力出版社，2010.

［3］邵 鹏.高速电路设计与仿真分析［M］.北京:电子工业出版社，2010.

［4］白同云.电磁兼容设计［M］.北京:北京邮电大学出版社，2011.

［5］周润景，苏良碧.高速电路板设计与仿真(第4版)［M］.北京:电子工业出版社，2011.

［6］万倩倩，白 勇.基于邻居节点的拓扑控制算法研究与仿真［J］.无线电通信技术，2012，38(3):12 －13，61.

［7］曾 峰，巩海洪，曾 波.印制电路板(PCB)设计与制作［M］.北京:电子工业出版社，2005.

［8］陈 伟，黄秋元，周 鹏.高速电路信号完整性分析与设计［M］.北京:电子工业出版社，2009.

［9］何 宏，王云亮，张志宏.电磁兼容与印制电路板［M］.北京:国防工业出版社，2011.

［10］卡尼吉亚(CANIGGIA S)，玛拉蒂(MARADEI F).高速数字系统的信号完整性和辐射发射［M］.北京:机械工业出版社，2010.

［11］阎照文.信号完整性仿真分析方法［M］.北京:中国水利水电出版社，2011.