埋入堆叠芯片封装结构的电学仿真和优化

谢慧琴+李君+曹立强+万里兮

摘 要： 埋入堆叠芯片技术在实现封装小型化的同时，增加了封装电学设计的复杂性。以一个数字系统为例，详细阐述了埋入堆叠芯片封装结构的电学设计过程。利用电磁仿真软件提取了该封装结构的寄生参数，并通过S参数、延时、反射分析，确定长绑定线为影响链路信号质量的关键因素，其影响直接限制了埋入堆叠芯片技术的应用范围。运用RLC传输线模型分析了长绑定线造成大的信号质量衰减的原因。最后，提出了一种大幅减短绑定线长度并提升链路电学性能的优化结构，拓展了此技术在高速领域的应用。眼图的对比结构表明，新结构能降低链路的阻抗失配，减小信号延时，并大大改善高速信号的质量。

关键词： 埋入堆叠芯片； S参数； 延时； 反射； 眼图

中图分类号： TN710?34 文献标识码： A 文章编号： 1004?373X（2014）16?0138?06

lectrical simulation and optimization of special package structure with embedded stacked?dies

XIE Hui?qin1， 2， LI Jun1， 2， CAO Li?qiang1， 2，WAN Li?xi1

（1. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China；

2. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China）

Abstract： The embedded stacked?die technique miniaturizes the package outline of a multi?chip system， but increases the electrical design complexity of the package structure. The electrical simulation and optimization process of the package design of a digital system which utilized this technique is elaborated in this paper. The parasitic parameters of the package structure were extracted by electromagnetic simulation software. By S?parameter， time delay and reflection analysis， the bonding wires were determined to be the critical factors that affect the signal quality and significantly limit the application of embedded stacked?chip technique. The phenomena were then explained by RLC model. In the last， an optimized structure was proposed to reduce the length of bonding wires and enhance the electrical performance of the whole channel. The contrast result according to the eye diagram indicates that the new structure has reduced the link impedance mismatching and time delay， and improved the quality of high?speed signals.

Keywords： embedded stacked?die； S?parameter； time delay； reflection； eye diagram

0 引 言

随着电子产品朝着高密度集成、多功能和小型化方向的不断发展，堆叠芯片（Stacked Die）、封装堆叠（Package on Package，PoP）、封装内封装（Package in Package，PiP）、埋入有源器件和硅基转接板（Through Silicon Via，TSV）等三维封装技术不断发展[1?2]。其中，堆叠芯片技术[3]最早于1998年Sharp（夏普），Hitachi（日立），Mitsubishi（三菱）和Intel （英特尔）共同推出，应用于大规模量产的手机，它也是工业发展最成熟且成本最低廉的3D封装技术。埋入有源器件分为芯片先置型和芯片后置型两种[4]。芯片后置型埋入技术由美国乔治亚理工大学的封装研究中心提出[5]。这种技术是在叠层基板制作完成之后在基板上开腔，然后将芯片埋入该腔体而形成封装结构，芯片和腔体之间的缝隙用有机材料和工程粘结材料填充。相比较芯片先置型埋入技术，芯片后置型埋入具有成本低、可靠性高、散热好、可返工性等诸多优点。为了以较低的成本显著实现多芯片数字系统的小型化，其封装设计综合采用堆叠芯片和芯片后置型埋入技术。这种封装结构的设计，小型化成效十分显著，但封装的电学设计难度大大提高。本文详细阐述了该封装结构的电学设计过程。

1 封装结构

本文以一个数字智能系统的封装设计为例，系统中包含4个有源芯片和22个0201尺寸的贴片电阻电容。图1为该封装结构的示意图。四款芯片的功能包括外设驱动、微处理器、计量和闪存，标记分别为D1，D2，D3，D4。D1，D2，D3芯片大小逐渐增加，形成金字塔型堆叠并埋入腔体。所有芯片厚度为300 μm，全部采用互补金属氧化物半导体（Complementary Metal Oxide Semiconductor Transistor，CMOS）工艺。从图左侧可以看出，基板为六层板，编号为M1～M6，其中，M1，M3，M5为信号线，M2，M4，M6为电源地平面，基板各金属层之间使用通孔连接。

封装基板的最大特点是基板部分被铣刀切割形成两层台阶、且台阶上有线路的腔体，用于堆叠芯片的埋入和互连。D1芯片通过绑定线与基板M1层连接。D4通过凸点与基板M1层互连。由于腔体台阶上有与M3层线路互连的金手指焊盘（Finger Pad），D2芯片可通过绑定线直接与基板M3层线路互连。又由于腔体底部有M5层线路，D3芯片通过凸点与基板互连。可以看出，引线键合和倒装焊混合互连、埋入堆叠芯片和腔体基板是该封装结构的主要特点。图的右侧数字代表各层介质的厚度，单位为μm。介质厚度的确定是根据板厂的备料情况和机械仿真的结果。封装结构采用标准球栅阵列封装（Ball Grid Array，BGA），焊球直径为500 μm，间距为800 μm，封装尺寸为16 mm×16 mm×2 mm。

图1 封装结构示意图

2 电学仿真

本节中使用电磁仿真软件对封装的电学性能进行综合仿真分析，研究链路中引起信号质量衰减的关键结构。

仿真中使用HFSS提取该封装结构的绑定线寄生参数。HFSS是三维电磁场设计和分析的工业标准，能精确计算任意三维结构的电磁场。图2为HFSS中手动建立的仿真模型，包括埋入堆叠芯片，腔体基板和绑定线等结构及局部细节图，模型中各结构的尺寸与版图中的设计完全一致。模型中绿色部分为基板，灰色部分为芯片，黄色部分为绑定线和金手指焊盘。其中两根长绑定线连接D1芯片和基板M1层，分别为信号线和回流地线，芯片管脚和金手指焊盘处分别添加端口Port1和Port2。两根短绑定线连接D2芯片和基板M3层，分别为信号线和回流地线，芯片管脚和金手指焊盘处分别添加端口Port3和Port4。

图2 绑定线仿真的整体模型和模型局部细节图

图3为HFSS的绑定线S参数仿真结果，其中，图（a）为插入损耗S12，图（b）为回波损耗S11。黑色圆点标注的紫曲线表示是长绑定线的仿真结果，黑色小三角形标注的红色曲线表示的是短绑定线的仿真结果。4条曲线均平滑不存在谐振点，说明信号绑定线和地绑定线对可视为横截面均匀的两导体传输线结构。

图3 不同长度绑定线S参数的仿真结果

图3（a）中，在相同频率下，长绑定线的插入损耗大于短绑定线的插入损耗，信号传输特性随着绑定线长度的增加变差。当频率增加时，两绑定线的插耗的差值越来越大，5 GHz时，两者的差值约为1.3 dB，当频率升高为10 GHz时，长绑定线的插损为-4.3 dB左右，短绑定线的插损仅为-1.5 dB左右，两者的差值增加为2.8 dB。频率增加时，长绑定线的插损大大增加，不利于信号的传输[6]。图3（b）中，当频率大于500 MHz时，两绑定线的回波损耗S11均高于-30 dB，说明绑定线与端口阻抗（50 Ω）之间存在大的失配[7]，信号从芯片传入绑定线会存在很大的反射。10 GHz时，长绑定线S11接近0，短绑定线的S11也只有-6 dB左右，信号大部分被反射。

不同于3D全波电磁场求解器仿真速度较慢，2.5D全波电磁场求解器能快速准确地分析包含大规模复杂的电源、地平面的PCB和封装SI及PI设计。根据此封装结构的设计，M2，M4，M6层均设计有大面积的电源、地平面作为M1，M3，M5层信号的参考平面。所以，仿真时用SIWAVE仿真基板链路的电学特性。

SIWAVE网格划分为二维平面的网格划分，即对于同一高度，SIWAVE默认为同一介质。对于腔体基板，同一高度，基板部分为介质，部分为空气，所以SIWAVE忽略基板的腔体结构。同时，SIWAVE的叠层设计时自然累积高度，所以，SIWAVE并不支持埋入堆叠芯片的结构。对于没有参考平面（一般以电源地平面参考）的信号线，SIWAVE是不能模拟的。腔体的存在， M2和M4层的电源地平面被挖空，电源地平面的完整性被破坏。但是，腔体内M1～M4层并没有布线，仿真结果不受影响。

图4为基板中典型信号S0从金手指焊盘到BGA球的传输特性与不同长度的绑定线传输曲线的传输特性的对比结果。

图4 不同长度的绑定线和基板链路的插入损耗结果对比

图4中，黑色圆点标注的蓝色曲线为基板无源链路的金手指焊盘到BGA焊球的插入损耗S12，黑色小三角形标注的红色曲线为长绑定线（受到本系统芯片尺寸和腔体基板的加工能力限制，绑定线和金手指焊盘的横向距离为3 000 μm）的插入损耗S12，小正方形标注的粉色曲线为短绑定线（若不使用此系统，根据基板的加工能力和贴片的裕量，绑定线的最小二维横向距离约为700 μm）的插入损耗。由于基板中无源链路中过孔、焊盘、BGA球等结构的多个不连续结构的影响[8]，插入损耗S12存在两个较大的谐振点。但若不考虑曲线谐振点存在的窄频率区间，大部分频带范围内，基板无源链路的衰减小于绑定线的衰减。特别是当频率低于4 GHz（系统工作的频带范围内），基板链路的衰减小于绑定线的衰减。而且，短绑定线的损耗在整个频带范围内小于基板无源链路的损耗，且绑定线的最小损耗只有-0.12 dB左右。所以，封装中信号路径优化的关键是减小绑定线的长度。

为了进一步验证绑定线对信号线质量的影响，在ADS中进行信号延时和反射分析。图5为ADS的仿真链路结构图。

链路中包括从HFSS中提取的绑定线寄生参数文件和SIWAVE中提取的基板信号线的寄生参数文件。图（a）的仿真激励源为幅值为1 V，频率为1 GHz的正弦信号。图（b）的仿真激励源为幅值为1 V，上升时间为100 ps的阶梯信号。图（a）和图（b）中均设立V1，V2，V5三个观测点，其中，V1表示的绑定线起点的波形，V2表示绑定线的终点的波形，V5表示的是基板无源链路终点的波形。

图5 ADS的仿真链路结构图

图6 为时域仿真结果图。其中图（a）为延时分析的结果。V1，V2，V5的第一个正弦波波峰到达的时间分别为224 ps，271 ps和329 ps。所以，信号在绑定线的延时与信号在基板无源链路中的延时几乎都为50 ps左右，绑定线的延时约为整个封装结构延时的一半。图（b）为反射分析的结果，其中紫色曲线为信号在绑定线起点位置波形，蓝色曲线为信号在金手指焊盘处波形，红色曲线为信号经过BGA焊球后的波形。

对比原来的激励幅值1 V的阶梯信号，刚到达绑定线的信号波形（紫色曲线）畸变严重，可见，信号在此处存在很大的反射，绑定线与端口阻抗（50 Ω）失配严重。这与之前的绑定线S11的分析结果一致。

紫色波形达到的信号幅值为634 mV，可知反射电压约为134 mV，反射系数ρ为0.268。蓝色曲线为信号经过长绑定线后的波形，信号峰值减小，信号的上冲几乎消失，这是由绑定线信号的衰减引起的。 红色曲线为信号经过整个封装结构后的波形，波形大致为阶梯信号，但上升时间几乎增加了一倍，这与延时分析的结果吻合。

图6 时域仿真结果

综上分析，长绑定线是链路中引起信号质量衰减的一个非常重要的因素。长绑定线为大的感性突变，是引起整个封装链路衰减和延时的关键结构。另外，如果需要对封装中信号路径进一步优化，可以对基板中的不连续结构进行优化，消除基板无源链路插入损耗曲线的谐振点。

3 RLC传输线模型理论分析

封装结构中，绑定线悬空远离地平面，所以，信号绑定线和地绑定线可以看作是两根导线组成的传输线结构。传输线结构可级联多个RLC集总电路单元等效。

[lcmax=λrcεrfmax]

式中：[lcmax]为单个集总单元的最大电气长度；绑定线的最大仿真频率[fmax]为10 GHz；c为光速3×108 m/s；[εr]为绑定线周围介质的介电常数；[λr]为单个集总电路结构的长度与最大频率对应波长的比值，一般取值0.1。绑定线周围为模塑胶，模塑胶的相对介电常数受工艺条件、材料参数等的影响，会有一定的波动，可以设置为4。计算可知，10 GHz下绑定线的最大电气长度为1 mm左右。所以，本案例中的短绑定线（1 mm）可以用单个集总RLC模型等效，而长绑定线（3 mm）不能直接用此模型等效。

图7为绑定线的一阶（短绑定线）和三阶 （长绑定线） RLC模型。其中，Lbond为绑定线寄生电感，可使用经验值1 nH/mm；Rbond为绑定线的寄生电阻，可取值为10 mΩ/mm；Cpad为绑定线对地的寄生电容，使用经验值100 fF。

图7 不同长度绑定线的RLC模型

图8为ADS中利用一阶、三阶RLC模型仿真不同长度的绑定线的S参数结果对比。

当绑定线长度较短时，绑定线可看作一阶RLC集总参数模型，绑定线的损耗很小。但当绑定线长度增加到大于电气长度后，三阶模型的S参数急剧下降，电路形成激烈的RLC震荡电路，能量大部分在电路中不能传输。

4 优化设计

根据仿真结果的分析，长绑定线是引起此封装结构中链路信号质量变差的一个极为重要的因素，这将限制埋入堆叠芯片技术的应用范围。

由于优化设计是为了拓展埋入堆叠芯片封装技术的应用范围，所以优化设计不用局限于此系统，芯片的大小和类型不受本案例的限制。若仍采用之前的正金字塔形芯片堆叠方式，由于最上层芯片绑定线过长，且很难进行补偿，所以，优化设计采用了类倒金字塔型结构。

图8 RLC模型不同长度绑定线的S参数仿真结果

图9为优化设计的封装结构示意图。由于芯片Dummy1的面积大于芯片Dummy2的面积，所以，芯片Dummy2的绑定线无法扇出。所以，在芯片Dummy1和芯片Dummy2之间增加一个隔片（Spacer），隔片的厚度大于芯片Dmmy2 的绑定线弧高（一般弧高大于40 μm）。芯片Dummy1的键合采用悬臂式键合的方式。由于本案例中的基板已经通过工艺验证可行，同时，为了方便优化设计的过程，优化设计也使用该尺寸的基板，只改变芯片的大小。实际系统中可根据芯片的尺寸重新设计基板的尺寸。

根据之前基板的加工经验，芯片与基板腔体的边缘距离设置为350 μm，金手指焊盘距离基板边沿350 μm，绑定的横向距离为700 μm。为减小封装的高度，并符合腔体的高度，本优化设计中所有芯片厚度和隔片（Spacer）的厚度设置为100 μm。

眼图分析常用来直观的评价高速链路的传输特性[9]，图10为链路优化前后的2 Gb/s眼图分析对比。图（a）为链路优化前的眼图，眼图整体比较干净，且线条较细，散点较少，是因为链路中并没有较大的噪声。但眼图的上升沿有明显的振铃，这是信号路径阻抗不匹配引起的。这与之前的分析结果长绑定线为大的阻抗不连续点一致。图（b）为链路优化后的眼图，眼图质量明显变好。眼图整体更为干净，线条更细，散点更少，说明新结构中信号的隔离度进一步提高，这与不同芯片绑定线物理距离增加有关。

图9 优化后的封装结构的示意图

由于新结构的绑定线长度减小，眼图上升沿的振铃消失。另外，眼图的上升、下降沿变陡，眼宽增加，说明信号延时减小。

图10 眼图分析

5 结 语

本文以一个数字系统的封装设计为例，研究了埋入堆叠芯片封装结构的电学特性。研究发现，此封装结构中，长绑定线为大的感性突变，信号能量大部分被反射。在很宽的频带范围内插损大于整个基板无源链路插损，长绑定线延时约占整个链路延时的一半。所以，长绑定线是引起信号质量畸变，限制埋入堆叠芯片技术应用的关键因素。

最后，本文提出了一种大幅减短绑定线长度并提升链路电学性能的优化结构。对比原来的结构，新结构的眼图上升沿的振铃消失，眼图的上升、下降沿变陡，眼宽增加，信号延时减小，高速信号的传输性能变好。新的封装结构拓展了埋入堆叠芯片技术在高速领域的应用。

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图10 眼图分析

5 结 语

本文以一个数字系统的封装设计为例，研究了埋入堆叠芯片封装结构的电学特性。研究发现，此封装结构中，长绑定线为大的感性突变，信号能量大部分被反射。在很宽的频带范围内插损大于整个基板无源链路插损，长绑定线延时约占整个链路延时的一半。所以，长绑定线是引起信号质量畸变，限制埋入堆叠芯片技术应用的关键因素。

最后，本文提出了一种大幅减短绑定线长度并提升链路电学性能的优化结构。对比原来的结构，新结构的眼图上升沿的振铃消失，眼图的上升、下降沿变陡，眼宽增加，信号延时减小，高速信号的传输性能变好。新的封装结构拓展了埋入堆叠芯片技术在高速领域的应用。

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图10 眼图分析

5 结 语

本文以一个数字系统的封装设计为例，研究了埋入堆叠芯片封装结构的电学特性。研究发现，此封装结构中，长绑定线为大的感性突变，信号能量大部分被反射。在很宽的频带范围内插损大于整个基板无源链路插损，长绑定线延时约占整个链路延时的一半。所以，长绑定线是引起信号质量畸变，限制埋入堆叠芯片技术应用的关键因素。

最后，本文提出了一种大幅减短绑定线长度并提升链路电学性能的优化结构。对比原来的结构，新结构的眼图上升沿的振铃消失，眼图的上升、下降沿变陡，眼宽增加，信号延时减小，高速信号的传输性能变好。新的封装结构拓展了埋入堆叠芯片技术在高速领域的应用。

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