基于嵌入式CPU的加解密子系统

王剑非,马 德,熊东亮,陈 亮,黄 凯,葛海通

(1.公安部第一研究所,北京100048;2.杭州电子科技大学微电子CAD所,杭州310018;

3.浙江大学超大规模集成电路设计研究所,杭州310027;4.杭州中天微系统有限公司,杭州310012)

基于嵌入式CPU的加解密子系统

王剑非1,马 德2,熊东亮3,陈 亮3,黄 凯3,葛海通4

(1.公安部第一研究所,北京100048;2.杭州电子科技大学微电子CAD所,杭州310018;

3.浙江大学超大规模集成电路设计研究所,杭州310027;4.杭州中天微系统有限公司,杭州310012)

针对信息安全等级和应用场合变化时IP级复用的片上系统(SoC)集成验证效率低的问题,提出一种基于嵌入式CPU的加解密子系统。子系统包括RSA,DES,AES等多种加解密模块,通过硬件上的参数配置,构造满足不同信息安全应用和等级的子系统;采用低功耗高性能的嵌入式CPU,作为SoC中主CPU的协处理器,控制各加解密模块的工作,可减少对主CPU的访问,以降低功耗。将经过验证的加解密子系统作为整体集成到SoC中,实现子系统复用,可减少SoC设计和集成工作量,降低SoC验证难度;利用门控时钟技术,根据各加解密模块的工作状态管理时钟,从而降低加解密子系统的功耗。采用CKSoC设计集成方法,在SoC集成工具平台上可快速集成不同配置下的基于嵌入式CPU的加解密子系统。实验结果表明,构造子系统后的SoC设计和验证工作量明显减少,提高了工作效率。

加解密子系统;系统复用;片上系统集成;高级加密标准;数据加密标准

1 概述

近年来,片上系统(System-On-Chip,SoC)设计领域的信息安全问题越来越受到重视,密码技术是信息安全的核心和关键技术。从密码体系方面看,密码体制包括对称密码和非对称密码两大类。对称密码体制在加密和解密中采用相同的密钥,又称私钥密码体制,典型的算法有数据加密标准(Data Encryption Standard,DES)和高级加密标准(Advanced Encryption Standard,AES)。DES是使用最为广泛的对称密钥算法,但面临着严重的穷举攻击问题,安全性有待提高。AES是NIST于2001年11月发布的替代DES的对称分组密码算法,具有比3DES更高的安全性。非对称密码体制,在加密和解密中采用不同的密钥,又称公钥密码体制。加密的密钥称为公钥,向公众公开;解密的密钥称为私钥,由解密人持有,用来解密由公钥加密的数据。典型的算法有RSA,其可靠性基于大整数素因子分解的困难性,具有较高的安全性。

为了降低设计复杂度和缩短芯片的开发周期, IP复用的设计方法被广泛采用于SoC设计中,但随着系统规模的扩大,IP集成和验证的工作量越来越大,同时也带来了巨大的风险。通过将多个IP单元模块整合到一起而成为一个完整、预集成和预验证子系统,能够显著减少设计师在SoC设计和集成的工作量,缩短系统的开发周期,同时降低系统复杂性和设计风险,保证了产品的安全性。为了提高IP和系统平台在不同设计环境中的重用性,学术界和工业界制定了多种重用标准,如 OSCI[1],OCP-IP[2], IP-XACT[3]等。

IP-XACT标准,由于在IP配置与SoC集成自动化方面的优越性,是目前应用最为广泛的IP复用标准之一。IP-XACT标准规定了一种基于XML的数据结构,从不同方面描述IP的全部信息:配置信息,信号端口,总线接口和寄存器地址分配等,同时该标准还可用于描述子系统和完整的SoC。采用IP-XACT标准描述的IP和系统,能够被任何支持IP-XACT标准的EDA工具集成,从而有效提高IP和系统在不同EDA工具间的移植重用性[4]。

本文提出了一种基于嵌入式CPU的加解密子系统结构,包含了预先验证过的常用加解密模块——DES,AES,RSA,可减少集成后的验证工作量,而其中的嵌入式CPU可以将数据加解密任务从主处理器上卸下来,提高SoC的性能和效率。采用基于IP-XACT的CKSoC设计集成方法将其集成到工具平台上,入库并支持参数可配,可以根据需要有效快速地生成相应的加解密子系统,进而生成更复杂的SoC系统。

2 SoC中的加解密系统

为了提高SoC系统的安全性,SoC系统中加解密系统的设计越来越受重视。目前,SoC设计中加解密系统的设计主要通过集成嵌入式CPU和单个加解密模块,文献[5]中的 Cryptosystem SoC (CSoC),整合虚拟微处理器和AES模块组成一个加解密系统,并对该系统进行低功耗设计;文献[6]提到基于嵌入式Linux的RSA加密子系统,采用软硬件结合的方式,软件负责密钥生成存储等,硬件负责RSA的模幂运算。而针对多个加解密模块的子系统研究相对较少,文献[7]中提到的多模加解密系统(Multi-cipher Cryptosystem,MCC),其加解密核由AES、DES和TDES组成,对一段通信会话实现多个加解密算法的操作,但是其仅仅限于对称密码体制算法,而且不支持根据SoC应用需求的硬件可配置,使其应用范围受限制。

加解密系统的设计,除了性能之外,对于功耗也有很高的要求。文献[8]设计的DES/3DES处理器的最高工作频率达到110 MHz,数据处理带宽达到7 Gb/s,但是该模块占用面积较大,功耗也大,无法满足当前低功耗低成本SoC设计的需要。与当前加解密系统相比,本文提出的基于嵌入式CPU的加解密子系统支持多个加解密算法,同时涵盖对称和非对称密码体制,而且采用功耗较低的加解密模块,能够根据加解密等级动态关闭对应模块时钟降低功耗,降低子系统功耗。子系统通过IP-XACT标准进行封装,支持硬件灵活配置,扩大子系统应用范围。基于稳定可配子系统的SoC设计,可有效减少SoC设计时间和降低验证难度。

3 加解密子系统

3.1 子系统通用架构

特定功能的子系统主要由三部分组成:控制整个子系统工作的处理器模块,实现特定功能的功能模块,以及负责子系统内部模块之间和子系统与外部主系统之间连接通信的总线。特定功能的子系统的通用架构如图1所示。

图1 基于嵌入式CPU的子系统通用架构

子系统的处理器模块,将子系统的控制任务从外部主处理器中卸下来,再通过中断的方式反馈,提高了SoC的整体性能和效率。子系统的接口设计一般包含两部分:存储器接口和总线接口。存储器接口用于子系统内部处理器获取指令和读写数据;总线接口,不仅用于外部主处理器访问内部IP模块,还可以用于实现内外处理器之间的通信。

3.2 加解密子系统架构

根据子系统通用架构,搭建出基于嵌入式CPU的加解密子系统,该加解密子系统主要由三部分组成:包含嵌入式CPU CK803的内部处理器模块[9]、负责仲裁子系统内部及与外部通信的多路复用器、包含各个加解密模块的加解密核心模块,总体架构如图2所示。

图2 基于嵌入式CPU的加解密子系统架构

该子系统共有三组接口信号,分别是供外部CPU控制信号传输的从属接口、内部CPU CK803访问存储器的指令总线和数据总线。此外,子系统还包括5个中断信号和5个空闲信号,用于表示内部加解密核的工作状态。

3.3 内部处理器

内部处理器包含嵌入式CPU、AHB总线及门控时钟单元,是子系统的控制模块,负责子系统内部功能模块的运算过程,其结构如图3所示。

图3 内部处理器结构

CK803是一款低功耗、高性能的国产嵌入式CPU,不仅性能上可以满足子系统的控制要求,而且它的低功耗特性也能满足子系统的功耗要求。为了进一步的降低功耗,CK803有4种工作模式,分别对应系统不同的功耗状态:

(1)工作模式:所有子系统模块时钟正常提供,动态功耗最大;

(2)等待模式:CPU执行完WAIT指令后,进入等待低功耗模式,此时CPU停止工作,其他IP模块正常工作,可大大减少系统动态功耗;

(3)休眠模式:CPU执行完DOZE指令后,进入休眠低功耗模式,此时CPU和空闲的IP时钟关断,其他IP正常工作,进一步降低动态功耗;

(4)停止模式:只有唤醒逻辑工作,其他IP关闭,系统动态功耗处于最小值。

CK803内部集成了中断控制器,在其等待、休眠或停止模式下,子系统可通过伸给它的5个中断信号inter_int[4:0]将其唤醒。inter_int[0]由外部CPU写SYS_CTL寄存器产生的中断信号,inter_int [4:1]是分别由DES、AES、RSA和RXAC 4个数据加解密模块产生的中断信号。

3.4 多路复用器

多路复用器包含一个互联矩阵ICM模块,接收多层AHB从属接口信号,按照配置的优先级进行仲裁,选择相应的 AHB从属接口信号输出给后面的IP。

加解密子系统中的互联矩阵模块接收两层AHB从属接口信号:内部处理器的AHB从属接口信号和子系统外部的AHB从属接口信号,其中前者的接口优先级高于后者。

3.5 加解密核心

加解密核心主要由AHB地址译码器、SYS_CTL寄存器、及AES、DES、RSA和RXAC加解密模块组成,其结构如图4所示。

图4 加解密核心结构

(1)AHB地址译码器:总线信号解析模块,根据各个模块的地址空间分配,解析出目标寄存器的位置,并进行相应的读写操作。

(2)SYS_CTL:包含系统控制寄存器,主要有内部CPU指令基地址寄存器INS_BADDR、时钟开关控制寄存器GATE_REG、内部CPU中断屏蔽寄存器INTER_INT_MASK、外部CPU中断屏蔽寄存器EXTER_INT_MASK、内部CPU中断产生寄存器INTER_CPU_INT、外部 CPU中断产生寄存器EXTER_CPU_INT。

(3)DES模块:DES算法使用64位密钥,其中, 56位随机生成并直接用于算法,其他8位用于奇偶检测。加密的数据只能使用加密用的密钥才能恢复,但是由于只有56位有效密钥,因此DES算法很容易被采用暴力方法“穷举攻击”破解,安全性较差。TDES进行3次DES算法,有3组密钥,使得密钥有效位变成168位,大大提高了安全性[10]。

本文的DES模块同时实现了DES和TDES加解密算法。当硬件实现时,在不牺牲太大性能的前提下,以面积作为优先考虑设计,仅采用一级数据通道,结构简单,占用资源较少。当运算结束或密钥数据奇偶校验错误时,该模块发出中断信号。此外, DES模块对外有空闲IDLE信号,在其工作结束后置为有效,表示DES模块处于空闲状态,可将其时钟关闭,以减少功耗。

(4)AES模块:AES算法,即Rijndael算法,是一种对称分组密码算法,数据分组长度固定为128 bit,使用的密钥长度可为128 bit,192 bit和256 bit。对于AES算法,算法的轮数依赖于密钥长度,128 bit密钥时轮数为10,192 bit密钥时轮数为12,256 bit密钥时轮数为14。AES算法的轮函数由4个不同的以字节为基本单位的变换复合而成:1)字节替代(S盒);2)将状态矩阵的每一行循环移位不同的位移量;3)将状态矩阵中的每一列的数据进行混合; 4)将轮密钥加到状态上。对于AES算法没有发现弱密钥或半弱密钥,所以对密钥选取没有限制[11]。作为一种替代DES算法的新标准,AES算法具有更高的安全性。

AES模块根据AES算法标准,基于AMBA总线接口,分组长度固定为 128 bit,支持 128 bit, 192 bit和256 bit密钥的AES算法。AES算法的基本运算包括加密、解密和密钥扩展,数据通道实现了加密和解密资源复用,使得占用资源较少。数据通道每一个周期实现一轮轮变换,轮变换需要的密钥由密钥扩展器生成,加密时采用动态密钥调度,解密时采用静态密钥调度。当运算结束或密钥数据奇偶校验错误时,该模块发出中断信号。此外,AES模块对外有空闲IDLE信号,在其工作结束后置为有效,表示AES模块处于空闲状态,可将其时钟关闭,以减少功耗。

(5)RSA模块:RSA算法,是由Ron Rivest,Adi Shamir和Leonard Adleman于1978发表的一种非对称密码算法,可用于加密和数字签名中。RSA加密过程:将明文用数字M表示,然后计算M的E(公钥)次幂,再取除以公开的模N后的余数作为密文。模N由2个私有的素数p和q相乘而得,加密用的公钥E和解密用的私钥D满足E×D≡1(mod(p-1)(q-1)),解密的过程与加密一致,只是要用私钥D。RSA算法的安全性依赖于模 N素数分解的难度[12]。

RSA模块采用蒙哥马利模乘算法,通过循环实现RSA算法中的核心运算模幂。蒙哥马利算法是一种快速的大数模乘算法,将大数相乘后的求模运算简化成一次减法,提高了计算效率,而且由于每次循环的中间结果较小,节省了很多存储空间。RSA模块采用AMBA总线接口,支持192 bit,256 bit, 512 bit,1 024 bit,2 048 bit的 RSA加解密。由于RSA算法加解密速度相比DES、AES算法会慢很多,为提高数据吞吐率,其数据通路进行了3级流水线设计。采用软硬件协同工作的方式,软件负责模和密钥的生成,硬件负责加解密运算,以达到更好的性能。另外,RSA模块支持中断和低功耗模式。

(6)RXAC模块:Rotate and Xor Accelerator,一个持数据异或和循环移位的硬件加速模块,解决安全芯片中大量的异或和循环移位数据处理操作占用存储器资源、导致系统性能下降的问题。可通过灵活的配置,实现8 bit,16 bit,32 bit,64 bit,128 bit数据位宽的异或、向左循环移位和向右循环移位操作。

3.6 子系统功耗设计

随着SoC芯片在便携式领域的广泛应用,对于功耗的要求越来越高,在基于嵌入式CPU的加解密子系统的设计过程中,通过门控时钟来动态关闭各加解密模块的时钟以减少功耗。

CMOS集成电路的功耗可分为动态功耗和静态功耗两部分,动态功耗包括翻转功耗、内部短路功耗,静态功耗包括漏电功耗。静态功耗是由器件物理特性决定,在系统供电时一直存在,而动态功耗与系统工作状态直接相关,系统工作频率越高,系统消耗的动态功耗就越大,其中翻转功耗要占到所有功耗的70%以上。

在模块空闲状态下,如果能够停止模块时钟的供给,可以有效地降低系统的动态功耗。在加解密子系统中,采用门控时钟控制模块的时钟状态。门控时钟单元由一个锁存器和一个与门组成,结构如图5所示。当模块不工作时,使能信号无效,门控时钟单元输出给模块的门控时钟将置低,不再翻转,以减少该模块的动态功耗。

图5 门控时钟单元

为了减少子系统的动态功耗,在各个IP模块前插入门控时钟单元,运用门控时钟单元关闭各模块时钟,使子系统具有功耗管理功能。对于子系统中的各模块,其具体策略如下:

(1)加解密模块:伸出IDLE信号给SYS_CTL,当IDLE有效时,处理器配置SYS_CTL中的门控时钟寄存器,关闭该模块时钟;

(2)CK803:时钟在默认状态是关闭的,当处于工作状态时,配置SYS_CTL的门控时钟寄存器可将时钟打开;当处于等待、休眠和停止状态时,IDLE信号有效,关闭时钟。

4 加解密子系统的实现

CKSoC设计集成方法是一种基于IP-XACT标准的高效SoC集成方法,采用自底向上的集成策略,支持IP级和子系统级的复用,并能生成3个不同的平台——RTL仿真平台、FPGA原型仿真平台和门级网表逻辑综合环境,有利于IP和子系统的测试和验证,可以明显提高SoC设计集成效率。CKSoC设计集成方法主要由三部分组成:用于导入SoC架构与配置信息的SoC用户接口,用IP-XACT封装的IP库和用于产生 SoC RTL代码和平台的设计环境(DE)[4]。CKSoC设计集成方法的整体工作流程如图6所示。

图6 CKSoC设计集成方法的流程

4.1 子系统的IP-XACT XML文件

IP-XACT标准采用XML文件来有效存储IP/子系统的信息,XML中包含的信息主要有端口信号、总线接口、存储空间(可访问的寄存器,包括地址及读写属性)和元件信息(代码及测试case等)。所以,加解密子系统的集成,也需要描述子系统信息的XML文件以及生成相应代码、测试激励的生成器脚本。

子系统的XML文件除了包含上述的信息外,还包括子系统的配置参数。配置参数主要有子系统在总系统中的基地址、子系统中加解密模块的个数、每个加解密模块的类型(DES,AES,RSA和RXAC)、每个加解密模块的寄存器基地址。开发好子系统的XML文件后,便可在SoC集成平台中方便的根据需要配置子系统的参数并生成对应参数的子系统。图7显示了在SoC集成平台中子系统参数的配置。

图7 子系统的参数配置

4.2 子系统的生成器脚本

在SoC集成工具平台中完成了子系统的配置后,平台会通过调用Perl语言描述的子系统生成器脚本,生成子系统的代码、测试文件等,具体的工作流程如图8所示。

(1)解析参数:解析Cryption.xml中用户配置的参数,给对应变量赋值,生成包含参数宏定义;

(2)加解密IP的RTL代码生成:根据所添加的加解密IP,生成对应的RTL代码,包括DES,AES, RSA和RXAC中的各部分代码和顶层文件;

(3)生成加解密核心代码:生成加解密核心部分中地址译码器、SYS_CTL寄存器及门控单元等的代码,并生成实例化连接核心中所有模块的顶层文件;

(4)生成内部处理器和互联矩阵代码:包括CK803、AHB、门控单元和互联矩阵的代码;

(5)生成顶层文件:实例化子系统各个部分的RTL代码,连接各模块的接口,生成最顶层文件;

(6)生成测试文件:生成各个加解密IP的测试case及SYS_CTL寄存器读写的测试case,方便测试和验证;

(7)生成新的XML文件:根据最终生成的.v和.h文件更新XML文件中相关文件列表,更新接口信号;根据最终生成的顶层文件的输入输出信号更新XML文件的端口信号列表。

图8 子系统生成器脚本工作流程

5 实验结果与分析

在SoC集成工具平台上,按照不同的需求配置子系统的参数,将子系统集成在一个SoC系统中。SoC系统基于SMIC 0.13 μm标准单元库工艺,采用Synopsys Design Compiler综合实现门级网表,得到子系统在不同配置下的最高工作频率和面积,如表1所示,以及子系统中各模块占用的硬件资源,如表2所示。

表1 不同配置下子系统的频率与面积

表2 子系统各模块占用资源

实验结果表明各加解密模块的性能如下:

(1)AES:在加解密128 bit数据、密钥长度为128 bit时,AES需要运算10个周期,加上4个周期写未加密的数据,4个周期读加密好的数据,所以,可以得到 AES在 128 bit密钥时的最大带宽: 200 MHz×128 bit/(10+4+4)=1.42 Gb/s;同理, 192 bit密钥时最大带宽为200 MHz×128 bit/(12+ 4+4)1.28 Gb/s,256 bit密钥时最大带宽为200 MHz×128 bit/(14+4+4)1.16 Gb/s。

(2)DES:DES算法运算需16个周期,加上2个周期写数据,2个周期读数据,共需20个周期来加解密64 bit的数据,所以,DES的最大带宽为167 MHz× 64 bit/(16+2+2)=534 Mb/s,3DES的最大带宽为167 MHz×64 bit/(48+2+2)=205 Mb/s。

(3)RSA:在125 MHz、公钥为0x10 001的条件下: 1)2 048 bit:加密4 600次,解密28次。2)1 024 bit:加密14 020次,解密180次。3)512 bit:加密41 550次,解密1 025次。

如图9所示,在配置有RSA和AES的子系统中,在连线工作量上,构造子系统前比构造后多了很多内部连接,而且这些内部连接会随着配置的变化而有所变化,使得每次都得重新连接。另外,由于构造前是以IP为单元的,因此内部连接是否正确也属于验证的内容,这在构造子系统后不存在,只需验证子系统与外部的接口是否正确,大大地降低了验证难度,提高了效率。

图9 子系统构造前后工作量对比

6 结束语

本文提出了一种完整且预验证过的基于嵌入式CPU的加解密子系统,该子系统由嵌入式CPU和多种加解密功能模块组成,内部CPU作为控制单元可控制子系统正常工作以减少对主CPU的访问。子系统在最初设计时进行一次性投入,在以后的SoC设计和集成时可作为整体进行复用,减少内部功能模块的互联及验证时间,复用时通过硬件配置满足各种需求,从而提高SoC的设计和验证效率。实验结果表明,构造子系统后的SoC设计和验证工作量明显小于构造前,工作效率明显提高。本文集成了最常用的加解密模块,其他的如IDEA,ECC等加解密模块,还需要开发并集成到子系统中,使得子系统功能更强,应用面更广。另外,子系统还需做进一步的优化,如内部的加解密模块目前是独立的,尽可能实现加解密模块间的硬件共享以减少面积是下一步需要研究的内容。

[1] Open SystemC Initiative.SystemC Standard 2.2[EB/ OL].[2013-09-18].http://www.osci.org.

[2] OCP-IP.Open Core Protocol[EB/OL].[2013-09-18]. http://www.ocpip.org.

[3] The SPRIRIT Consortium.SPIRIT 1.4 Specification [EBOL].[2013-09-18].http://www.spiritconsortium. org/home/.

[4] Ma De,Huang Kai,Xiu Siwen,et al.An Automatic Soc Design Methodology for Integration and Verification [C]//Proc.of ICEEAC'10.Zibo,China:[s.n.], 2010:214-219.

[5] Hong Jin-Hua,Yao Tun-Kai,Lue Liang-Jia.Design and Implementation of a Low-power Cryptosystem SoC [C]//Proc.of Circuits Systems Conference.Cancun, Mexico:[s.n.],2009:321-329.

[6] 肖秋林.RSA加密子系统的设计与实现[D].西安:西安电子科技大学,2009.

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[8] Glaser S T,Franzon A.Chip-package Co-implementation of a Triple DES Processor[J].IEEE Transactions on Advance Packaging,2004,27(1):194-202.

[9] C-SKY CK803 User Guide[EB/OL].[2013-09-18]. http://www.c-sky.com.

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[11] Advanced Encryption Standard(AES),FIPS PUBS 197 [EB/OL].[2013-09-18].http://csrc.nist.gov/ publications/PubsFIPS.html.

[12] Rivest R L,Shamir A,Adleman L.Method for Obtaining Digital Signatures and Public Key Cryptosystems[J]. Communications of the ACM,1978,21(2):20-26.

编辑 索书志

Encryption and Decryption Subsystem Based on Embedded CPU

WANG Jian-fei1,MA De2,XIONG Dong-liang3,CHEN Liang3,HUANG Kai3,GE Hai-tong4
(1.The First Research Institute of the Ministry of Public Security,Beijing 100048,China;
2.Institute of Microelectronics CAD,Hangzhou Dianzi University,Hangzhou 310018,China;
3.Institute of VLSI Design,Zhejiang University,Hangzhou 310027,China;
4.C-Sky Microsystems Co.,Ltd.,Hangzhou 310012,China)

To improve the efficiency of System-on-Chip(SoC)integration and verification for different applications of information security,a complete and pre-verified encryption and decryption subsystem based on embedded CPU is proposed.The subsystem includes cryptography modules such as RSA,DES,AES and so on.It can satisfy applications of different requirements on security levels.The embedded CPU in subsystem is a low-power and high-performance CPU,as a coprocessor for main CPU in SoC.It is responsible for controlling the operation of cryptography modules, reducing both the computation load of the main CPU and the power of SoC greatly.Integrating the pre-verified encryption and decryption subsystem as a whole to SoC,significantly reduces SoC design and integration effort and lowers the difficulty of SoC verification.Using gated clock technology,which manages the clock of cryptography modules based on their states,reduces the power of subsystem effectively.According to the CKSoC Integration method, the subsystem based on embedded CPU in different hardware configuration can be implemented quickly in the SoC integrator.Experimental results show that SoC design and verification work of constructing subsystem are reduced,and it improves work efficiency.

encryption and decryption subsystem;system reuse;System-on-Chip(SoC) integration;Advanced Encryption Standard(AES);Data Encryption Standard(DES)

1000-3428(2014)09-0183-07

A

TP309

10.3969/j.issn.1000-3428.2014.09.037

国家科技重大专项基金资助项目“宽带多媒体集群系统技术验证(中速模式)”(2011ZX03004-004)。

王剑非(1979-),男,工程师、硕士,主研方向:移动互联网通信安全;马 德,博士;熊东亮,硕士研究生;陈 亮,硕士;黄 凯,副教授、博士;葛海通,教授级高级工程师、博士。

2013-07-23

2013-09-23E-mail:jfwang@sonicom.com