超薄CPU BGA封装的无芯载板技术研究

吴小龙 吴梅株 方庆玲 陈 焕 刘晓阳 编译

（江南计算技术研究所，江苏 无锡 214083）

超薄CPU BGA封装的无芯载板技术研究

吴小龙 吴梅株 方庆玲 陈 焕 刘晓阳 编译

（江南计算技术研究所，江苏 无锡 214083）

无芯载板封装技术，因为其Z向高度需求低，在微型移动设备方面非常具有吸引力。为了充分表述无芯封装技术的高品质和多功能性，需要研究这项技术的几个特定方面，以了解其优缺点。设计制造了一款典型的无芯板BGA封装的样板，并表征了其电源特性和IO信号完整性。通过采用标准有芯BGA封装和无芯BGA封装，对比两种封装的性能。

超薄中央处理器；球栅阵列封装；无芯基板；Z向高度

在电子封装领域，减小封装Z向高度的压力正在逐渐增大，它将直接影响微电子封装的方式。业内典型减薄封装厚度的方法包括：减薄硅胶的厚度，减薄载板厚度（减少载板层数和减薄芯板厚度），降低二级互连的高度[使用尺寸更小的BGA（球栅阵列）焊接球]。通过这些改进方式，封装厚度较之上一代都大幅减薄，但由于无源元件之间结构互倚性和电路板结构特征，这些方法都受到限制。尤其是不起眼的BGA段逐渐增加到需要1.0 mm的Z向封装厚度。因而逻辑上而言，减薄封装厚度最可行的方法是消除基板上不受互倚特性影响的叠构成分，同时需保证相近甚至更好的性能。不含有芯板的封装载板被称作“无芯”，本文研究了“无芯”对于封装性能的影响。文中对有芯BGA封装产品和无芯BGA封装的性能进行了对比试验，具体而言，就是比较了两种封装技术的设计、制造和特性。这项技术的研究对于行业内超薄、高性能CPU（中央处理器）的封装具有里程碑的意义。

有芯BGA封装使用的是Nelalem 4核45 nm CPU结构。将设计转换为无芯载板需要注意以下关键点：

（1）研究有芯封装的布线，以拟定无芯封装需要的层数（4-4-4层的有芯叠构，转化为6+1层的无芯叠构）；

（2）对I/O和电源进行电气分析，以优化各条命令的时钟分配，减少电容数量。

以上两点都有助于优化无芯封装设计，以达到有芯封装的性能水平。目前已发表的研究是针对ASICs（专用集成电路）的对比分析，研究了4-4-4层有芯BGA封装和9+1层无芯BGA封装[1]。本研究中的特殊设计概念包括完成一个6+1层的无芯叠构。通过交错布线的方式，研究串讯。为适应高速接口（PCle）设计了较精细的线宽和线间距，并设计了4层和6层的电力传输层，以研究AC负载线和DC负载线。图1展示了（非比例）（a）有芯载板1.088 mm；（b）无芯载板0.311 mm。

图1

1 设计策略和电气模型

定的阻抗和长度匹配。电源分布模型显示，4层无芯封装叠构需能够承受高冲击，其DC负载线需达到有芯封装的水平，因而选择了6层的无芯封装叠构。在芯片阴影区域之外，有芯BGA封装叠构：3层布线层、3层电源层、5层参考/回路层、1层电源/接地层。无芯封装同等的最优设计为：2层布线层、2层参考层、1层布线/电源层、1层电源/接地层。

为更好的研究层数缩减和性能影响，无芯封装选用了两种电气结构。第一种结构是在DDR总线上使用交错布线。该设计尽量将信号线布置在同一层，而不是分散在几层内。有芯BGA封装设计，在最上层布线层，减少了6字节的DDR布线，而无芯BGA封装设计在最上层布线层，减少了8字节的DDR布线。布线间距取决于可用的空间。

在PCle总线上做Z0中断设计。这种特定设计是通过采用更精细的线路和线间距规则引入6 mm长PCIe总线上某一字节的Z0变更。理论上，需布设几对PCIe总线，分别为线宽22 µm，线线间距32 µm的微带线，以达到目标阻抗值。相对该字节1 mm线长、14 µm线宽、15 µm线线间距设计以模拟紧缩逃逸区域，余下的5 mm线路，其线宽22 µm，线间距22 µm，模拟紧缩扇出区域。

将12层有芯叠构转化为6层无芯叠构，对电源分布质量的影响最大。12层有芯基板的总铜厚为280 µm，分布在电源层和接地层。相对而言，如果无芯设计板的每一层都用于提供电源，总铜厚不允许超过90 µm。为了全面优化无芯叠构中的电源线，使用了三种方式：（1）封闭的芯板“手指”增加了宽度，以减少边际电阻通路。（2）将VCCTT和PEG、DMI、I/O电源线合成在一条大线路上，网络面积和层数的此类减少使得DDR总线的长度和参考更加匹配。（3）层厚度从15 µm上升至25 µm。结果显示，这些方式大幅减少了在有芯设计中电源分布的DC负载线。

封装3D和2D模型（Ansoft Q2D，Ansoft HFSS）模拟DDR通道性能，接着采用最大失真分析来分析实验设计，以便通过优化实验设计，分析出最坏的情况 。最终，最坏的比特图形生成，用于再次模拟，生成视觉宽度和视觉高度（即时间余量和电压余量），结果见表1。该表展示了，在无芯叠构的微带线和带状线之间采用最优化的布线间距，使DDR余量提升。时间延迟提升了18 ps，电压余量至少提升了约有5 mV。

表1 DDR的时间偏差和电压余量

模拟不同的PCIe总线之后，使用相似的方法制作3对共6条线的模型，研究串讯对微带线和带状线的影响。表2展示了无芯封装和有芯封装的时间余量对比，显示了最差的PCle布局结构。可见微带线和带状线的布线，与有芯封装相比，无芯叠构的电压余量提升了10 mV ~ 15 mV，但是时间余量提高很少。无芯封装内部，带状线和微带线的性能差别很小，原因可见表2所示的一对一的布线间距的最大优化。

表2 PCIe无芯与有芯封装时间余量对比

为使每一条电源线达到最好的电源分布性能，采用了多种设计优化和平衡。由于没有PTH，无芯封装只需更少的板边盘中孔即可达到有芯封装的性能。但是铜层的大幅减少，使DC阻抗和环形电容上升，削弱了高频和DC负载线的性能。

2 数据收集和分析

在有芯和无芯BGA封装的I/O总线上，都采用电气统一测试进行DDR3电气性能验证。本研究的目标是为了验证DDR3接口的正常运转，同时理解有芯和无芯设计性能不同的原因。REUT测试提供了一种估算DDR3余量的好方法，即逐一加压测试每一比特，寻找最低的电压和时间余量。REUT结果通过电压—时间余量表显示，测试的结果也是以每一比特的形式给出，有助于找到设计中最薄弱的连接。测试参考的是标准阻抗客户参考板（CRBs）中无芯和有芯BGA封装的部分。测试使用两个Micron Rawcard-F SODIMMS，每通道1-DIMM，运行速率为1333 MHz。所有的测试都在室温下进行，按照规定的电压设定。从时间余量和电压余量方面总体上看，有芯和无芯BGA封装路线几乎相同。可以得出一个重要结论，即移除芯板并未降低DDR3的性能。无芯设计的性能与有芯BGA封装相当，甚至更好。需要注意的是，无芯封装将原本芯片边缘的10个电容移至板边，同时板边原本就有一个电容，即便如此，DDR3的性能并未下降，无芯和有芯BGA封装的性能相当。

我们采用IFDIM（集成电源频变阻抗测试仪）收集Z（f）数据法绘制微处理器电源特性图表，阻抗—频率关系图，且使用特殊编码优化Nehalem结构。

将无芯封装和有芯rPGA和有芯BGA封装的IFDIM测试结果进行比较。简单的说，就是对有芯BGA封装做了二次对比测试。IFDIM测试对象包括一个信号芯片的运作，也包括所有芯片的运作。值得注意的是，两种封装的电感几乎相同。

可得出的重要结论是：直接比较有芯和无芯设计时，Z（f）值基本相同。在电源分布网络中，无芯封装避免了PTH产生的电感，由此可以比有芯封装使用更少的板边电容。

3 结论

通过对无芯封装的设计优化和物理改善，使得其在DDR和电源分布方面的性能不逊于有芯封装。而设计难点包括，在三层内布置IO，电源分布受总铜厚减少的影响，以及IO电源分布线路优化。模拟实验显示了对时间余量的最小影响，以及电源负载线上升了1 mΩ。使用REUT实验，实现在DDR3总线上最差的比特数据情况，测试结果显示无芯封装性能与有芯封装相当，甚至更好。最后使用IFDIM测量仪，测试表明去除封装芯板且优化电源网络设计后，减少了约50%的板边去耦电容，使无芯封装的Z（f）值和有芯封装相当。

致谢：感谢国家科技重大专项02专项002课题（2011ZX02709-002） 的支持。

[1]J. Savic et al, Electrical Performance Assessment of Advanced Substrate Technologies for High Speed Networking Applications, in Proceedings of the 59th Electronic Components and Technology Conf, May.2009, pp1193-1199.

吴梅珠，高级工程师，从事印制电路技术已达二十三年，对印制电路工艺和制造有深厚的基础和丰富的经验。

方庆玲，工程师，目前主要从事先进电子互连技术开发和高频高速电子材料研究。

刘晓阳，工程师，从事高密度电子互连工艺研究，主要研发 SMT工艺和FC芯片封装工艺。

陈焕，工艺技术员。

Coreless substrate technology investigation for ultra-thin CPU BGA packaging

WU Xiao-long WU Mei-zhu FANG Qing-ling CHEN Huan LIU Xiao-yang

Coreless packaging is an attractive option to meet the low z-height requirements typically demanded in low-profile mobile devices. In order to deliver high quality, fully functional assembled coreless packages several aspects of this technology need to be studied to understand the benefits and the drawbacks.Towards realizing this goal, a prototype coreless BGA package for an existing product was designed, fabricated,and characterized for power delivery and IO signal integrity. A comparative study of performance was performed on a 45nm CPU in a coreless BGA package.

Ultra-Thin CPU; BGA Packaging; Coreless Substrate; Z-Hight

TN41 < class="emphasis_bold">文献标识码：A文章编号：

1009-0096（2014）06-0011-02

吴小龙，高级工程师，从事印制电路技术已达二十九年，对印制电路工艺和制造有深厚的基础和丰富的经验。