布里渊传感系统中超高速方波脉冲源的设计

尹成群，田 航，李永倩，吕安强，黄涵娟

（华北电力大学电子与通信工程系，保定071003）

布里渊传感系统中超高速方波脉冲源的设计

尹成群，田 航，李永倩，吕安强，黄涵娟

（华北电力大学电子与通信工程系，保定071003）

为了解决布里渊传感器技术中缺少超高速方波脉冲源的实际情况，实现总线较小的码间串扰及高速发送器通道较好的信号完整性，采用对系统中的敏感信号线进行串扰分析、建模及电磁场仿真分析并在此基础上进行制版测试的方法，提出了一种基于现场可编程门阵列器件的超高速脉冲源的设计方案，并进行了理论分析和实验验证。通过宽带示波器对实际板路的测量，取得了脉冲信号不同脉宽的时域波形及眼图数据。结果表明，输出脉冲的最小脉宽1ns，最大幅度1.0V，上升/下降时间均小于300ps，脉冲宽度在1ns～5ns间可调，重复频率在1kHz～10kHz间可调。这一结果对超高速脉冲源的设计理论的完善是有帮助的。

传感器技术；超高速方波脉冲源；信号完整性仿真；串扰分析

引 言

在光纤传感技术领域，基于布里渊散射的分布式光纤传感技术性能优异，因此在桥梁、水坝、石油管道、通信光缆等对国民经济有重大意义的大型工程监测领域得到了广泛的关注和研究。但是，目前高性能布里渊传感系统的产品并不多见。脉冲信号源是布里渊传感系统实现电光变换、获取满足具有特定性能传感光脉冲的关键部件。一个稳定性好、前后沿陡直、纳秒脉宽、可控周期的多功能脉冲发生器对分布型光纤布里渊测量设备的研制具有重要作用。

现阶段，由于集成电路的速度不断提高，脉宽较宽的小幅度方波脉冲可用集成电路较为轻松地实现。但是当脉宽在10ns以下时，产生的脉冲信号大多为高斯信号［1-3］。在光纤领域，虽然通过光模块可以实现皮秒级［4-5］、飞秒级窄脉冲［6-7］，但由于器件本身的特性，产生的脉冲大多是尖峰脉冲或钟形脉冲。

为了满足布里渊传感系统的需求，作者基于高速现场可编程门阵列（field-programmable gate array，FPGA）器件研发了一种超高速纳秒级脉冲源。通过对板路的电磁场仿真设计，为实际设计提供了一个正确的方向。此脉冲源价格低廉、体积小，并且波形较好，占空比可调，能够满足一定的功率输出。

1 系统的整体方案

光纤布里渊传感系统中，脉宽决定空间分辨率，脉宽越大，空间分辨率越低。若达到1m以内的空间分辨率，需要小于10ns的窄脉冲。为实现高性能的传感测量，脉冲需具有陡直的前沿和后延。针对以上要求，整体系统的设计指标为脉宽1ns至5ns可调，幅度不小于500mV，前后沿时间小于1/3脉宽，重复频率1kHz至10kHz可调。

设计中选用Altera公司CycloneⅣ系列的EP4CGX15BF14C8N芯片作为核心。此芯片的收发器能够产生最大2.5Gbit/s、幅度为1.2V的脉冲序列。

系统各模块的连接图如图1所示。本窄脉冲产生系统由FPGA器件EP4CGX15BF14、同步静态随机存取存储器（synchronous static random access memory，SSRAM）存储芯片IS61VPS102418A、FPGA收发器通道外围接口电路、+3.3V，+1.2V，+5V，+2.5V系统电源、系统时钟及收发器通道专用时钟及联合测试工作组（join test action group，JTAG）和串行存储器（erasable programmable configurable serial，EPCS）配置电路构成。

本系统工作原理如下：通过软件编程使FPGA内部产生一个循环计数器，此计数器产生脉冲的速度只受内部参考时钟的控制。内部参考时钟为125MHz晶振经专用锁相回路（phase locked loop，PLL）的分频与倍频产生。对循环计数器的周期和码型的控制可通过串口发送指令或6个开关按键实现。由于脉冲宽度在1ns至5ns之间离散可调，重复频率在1kHz～10kHz之间离散可调。用6个开关产生的码字控制控制循环计数器的周期和码型的变化。将循环计数器产生的码字送入FPGA高速收发器的输入端，经过并串转换输出，即可产生出所需要的脉冲。

2 敏感信号线建模及电磁场仿真分析

2.1 数据总线的信号串扰仿真

串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不同的电压噪声干扰。当多个高速信号长距离平行走线时，其间距应遵循3W原则［8］。当满足3W原则时，信号线之间由互感、互容而产生的互扰可减少70%。事实上，随着电路板密度的增加，往往无法保证所有信号线之间的间距都满足3W原则。对无法满足3W原则的高速信号，应做仿真实验予以验证。

在设计中，数据总线的设计应严格遵循3W原则，但是由于FPGA的封装问题，在走线的起始端，不能完全满足3W原则，因此，必须对其进行仿真分析以确定系统是否能容忍走线间的串扰。如图2所示，取出数据总线版图设计中最具代表性的一组走线［7］。走线过程中可能遇到的所有问题在此组走线上集中出现。

将此组走线的版图导入至ADS软件，对两边的信号线同时施加高低电平不断转换的高速信号，此时对中间的信号线的影响最大。在此种激励条件下进行串扰仿真，观察在信号近端及远端的串扰情况，结果如图3所示。图中t是时间。

从图3中可以读出以下信息：（1）在传输高速信号时，信号线上的能量受到损耗。图3中点m1，m2（Vthru，1）所在的曲线为远端信号的波形，由于传输信道的影响，远端信号波形上升沿变圆；（2）此传输信道不会引起器件对高低电平的判决错误。FPGA与SSRAM的信号发送端与接收端的判决门限相同，均为1.25V，图3中点m5，m6（Vin，1）所在的曲线为近端原始信号的波形，经传输的高速信号高电平在1.25V以上的部分与原始高速信号的基本相同；（3）通过查阅SSRAM和FPGA的器件手册可知，器件受到的负向电压不得小于-0.3V，串扰引起的正向电压不得大于0.7V。在图3中，点m3，m4（Vnear）所在的曲线为正向串扰引起的电压波形，Vfar为反向串扰引起的电压波形。可知，正向串扰比反向串扰引起的扰动要稍大一些。其引起的负向电压Vnear，min最小为-0.284V，正向电压Vnear，max最大为0.316V。此结果符合器件引脚对串扰的要求。

2.2 对高速发送器通道的建模及电磁场仿真

随着电子技术的发展，电路的规模越来越大，而器件的尺寸越来越小，器件引脚信号变化沿的速率变得越来越高，以致信号完整性问题成为高速电路设计中必须面对的主要问题。信号的阻抗匹配是影响信号完整性最主要的因素。对于传输线，必须考虑在信号传输路径上阻抗不匹配而带来的反射。

对于脉冲电路，信号的频宽f与上升时间Tr的关系为［8］：

EP4CGX15BFC8N高速收发器通道的上升时间Trise为：

则频宽F为：

经计算后，在ADS软件环境下对高速收发器通道的差分传输线进行建模［9-11］，如图4a所示。差分线的特征阻抗设定为近似100Ω，单根引线的特征阻抗设定为近似50Ω。仿真结果如图4b所示。图中f表示频率。由图4b可知，在0GHz～7GHz的频带范围内，散射参量S11均在-30dB以下，信号能量基本上可以全部由发送端传输至接收端。

图5a为初始导入至ADS的发送器通道的版图的电磁仿真结果。从图中可以看到，由于阻抗匹配不好，传输线上的能量向四周辐射严重。根据上述仿真结果构造差分线，并进行电磁场分析，得到的结果如图5b所示。

在图5b中，可以看到，经过重新设计后，差分线上传输的能量基本都被束缚在了差分线上。高速信号除了对走线上方或下方的参考地有电流扰动外，其它的参考地平面基本上没有受到扰动。

由于测试设备的限制，在实际测试过程中，并不能直接测得高速通道的S参量及电磁场的分布情况。但是，可以利用高速示波器观测到高速通道的眼图及时域波形。因此，为了验证仿真的正确性，对高速收发器通道进行了通道仿真及时域仿真，如图6所示。

图6a是对初始版图进行通道仿真得到的眼图结果。从中可以看出，输出端的眼图极差，信号幅度极小，能量并没有大部分到达输出端，而是耗散掉了。图6b、图6c和图6d分别为经过重新设计后脉冲宽度为1ns，2ns，4ns时的眼图仿真波形。相较于图6a，经过重新设计后的高速通道的眼图睁开了，线条变得十分清晰，高速通道的误比特率降得很低，电压幅度接近FPGA高速收发器发出的原始电压值。这说明，经过重新设计，高速发送器通道基本上能够正确传输高速脉冲信号了。图6e为高速发送器通道的时域仿真波形。在图6e中，从左至右的脉冲宽度依次为1ns，2ns，3ns，4ns和5ns。从中可以看出，随着脉冲宽度的不断增加，脉冲变得越来越平稳。脉冲宽度为1ns最不平稳，为5ns时最平稳。

3 电路板实物及测试结果

测试设备选用Tektronix示波器DPO7524。输出的眼图以及信号波形结果见图7。电路板实物见图8。

图7a、图7b、图7c是脉冲源输出脉冲宽度分别为1ns，2ns，4ns时的眼图，这3张眼图均为波形叠加数为100000时的眼图结果。与图6中的通道仿真结果相比，实测的眼图结果更好，波形更规整，但是输出眼图的幅度没有仿真结果的大。实测眼图十分清晰，说明此FPGA电路板的高速发送器通道的误比特率极低。图7d是占空比为1∶1、脉冲宽度为1ns时的输出波形。从图中可知，脉冲的上升沿和下降沿在300ps以下，脉冲高电平接近1.2V，脉冲低电平接近0V，说明重新设计后的电路生成的高速脉冲波形较为理想。图7e和图7f是重复频率为1kHz、脉冲宽度分别为1ns和5ns的时域波形（限于篇幅，2ns，3ns和4ns的实测波形未给出）。从中可以看出，当将重复频率降到极低时，所需的单脉冲码字并没有丢失，而且输出波形十分理想。

4 结 论

给出了为分布型光纤布里渊测量系统提供稳定的、占空比可调的高速脉冲源的设计方法，在对系统部分模块进行仿真分析基础上，制作了实验室条件下的实际板路，验证了设计方案的可行性。

通过将高速通道的眼图及时域波形的实际测量结果与仿真结果相对比，可以看出，此二者基本吻合，仿真设计对高速电路板的设计起到了指导性作用。实测眼图输出结果稳定、误比特率低，这也间接证明了数据总线串扰仿真得到的仿真结论的正确性。经带宽为2.5GHz示波器DPO7524的实际测试，脉冲输出幅度接近1.0V，脉冲的上升沿不大于250ps，下降沿不大于230ps，输出脉冲平坦，过冲不大，只要改变FPGA编程预置值，即可实现脉冲宽度在1ns以上离散可调、重复频率在1kHz以上离散可调。此系统完成了预定的设计目标。

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Design of ultrahigh-speed square wave pulser in a Brillouin sensing system

YIN Chengqun，TIAN Hang，LI Yongqian，LÜ Anqiang，HUANG Hanjuan
（Department of Electronic and Communication Engineering，North China Electric Power University，Baoding 071003，China）

Because of the actual situation of the lack of ultrahigh-speed pulser for Brillouin sensor technique，the design method of an ultrahigh-speed pulser was introduced based on field-programmable gate array（FPGA）device.In order to achieve smaller inter-symbol interference and better signal integrity，the crosstalk，modeling and electro-magnetic field of sensitive signal were analyzed.The time-domain waveforms and eye diagrams of the pulse with different pulse width were measured with a broadband oscilloscope.The generated pulse was specified by the minimum pulse width of 1ns，the maximum swing of 1.0V and the rising and falling transition time of less than 300ps.The pulse width could range from 1ns to 5ns，while repetitive frequency could range from 1kHz to 10kHz.This result is helpful for improving the design of ultrahigh-speed pulsers.

sensor technique；ultrahigh-speed square wave pulser；signal integrity simulation；crosstalk analysis

TN782

A

10.7510/jgjs.issn.1001-3806.2014.05.022

1001-3806（2014）05-0679-05

国家自然科学基金资助项目（61377088）；河北省自然科学基金资助项目（E2012502045）；中央高校基本科研业务费专项资金资助项目（13MS62）

尹成群（1953-），男，教授，现主要从事的研究领域为功率变换技术、高速脉冲源技术。

E-mail：ycq@ncepu.edu.cn

2013-09-05；

2013-11-07