便携式DAB发射系统的实现

2013-12-05陈梦妮

电子与封装 2013年4期

陈梦妮

（重庆邮电大学光电工程学院，重庆 400065）

1 引言

DAB发射机是数字音频广播（Digital Audio Broadcast，DAB）的重要组成部分。DAB发射系统包括信源编码、信道编码、时间交织、频率交织、OFDM调制和射频部分[1]。射频部分包括上变频和功率放大，这部分把DAB基带信号搬移到发射频率上并将其放大。

本文利用FPGA纯数字可编程的特点实现了OFDM调制，并把嵌入FPGA的软核nios作为CPU；利用正交数字上变频芯片AD9957和数字可控增益放大芯片AD8369集成度高、功能强大的特点，实现对DAB基带信号的上变频和信号放大，完成了DAB的发射。此DAB发射系统体积小，质量轻，使用简单可靠，具有便携式的特点。

2 DAB发射系统的结构介绍

DAB发射系统结构如图1所示。

首先是按照标准的ETI协议解ETI帧，经解ETI还原的音频、视频、数据业务以及FIC（快速信息信道）数据需要进行能量扩散。它的基本方法就是用一个伪随机二进制序列与输入的数据进行模2相加，从而实现能量的扩散。然后对数据进行可删除卷积编码，DAB采用存储深度为6、相应的约束长度为7和26（64）状态的卷积编码。不同的业务成分可采用不同的编码率进行信道保护，通过对生成的母码使用不同的删除矢量来实现。时间交织的目的是把时间上可能出现的连续差错尽可能远地分开，改善时间选择性衰落。频率交织的目的是把频域上连续出错频谱按一定规律重新排列，改善频率选择性衰落效应。DAB采用多载波调制方式，每个载波上面调制两个比特的信息，因此还需进行符号划分。载波调试方式是采用四相差分相移键控（DQPSK）。最后将数据传输给FPGA。以上的信道编码通过计算机软件编程实现。

图1 DAB发射系统结构框图

数据在FPGA的OFDM调制部分进行IFFT运算，OFDM调制后将数字基带分为同相分量I和正交分量Q的标准DIQ接口的两路信号。IQ数字基带信号经过正交数字上变频芯片，也就是把数字基带信号搬移到射频中心频率，然后转换成模拟信号发射出去。由于上变频后产生的信号功率比较低，通过天线发射后不能被DAB接收机正常接收。所以需要进行信号增益放大。

3 DAB发射系统整体设计

系统是以FPGA芯片为核心，外围有USB数据输入电路、数字上变频输出电路、可变增益信号放大电路、外部存储电路以及必要的I/O接口和供电电路，这些电路都是实现DAB发射所必须的。在FPGA芯片内部主要完成IFFT算法实现OFDM调制，DIQ接口模块和CPU软核如图2所示。整个系统通过niosⅡ软核实现系统的控制和交互。

3.1 OFDM调制

OFDM是一种多载波调制方式，选择合适的载波间隔，在相邻频谱的过零点放置其他副载波，这样虽然调制的副载波的频谱有交叠，但是相邻的副载波不会受到影响，OFDM的这个特点有效提高了频谱利用率[2]。对于有K个副载波、符号持续时间为T的OFDM系统来说，它的信号可以用公式（1）来表示：

其中xK表示副载波的幅度和相位信息，上式从数学表达形式来看和离散傅里叶变换是一致的。由此OFDM调制可以通过离散傅里叶变换来实现。在实际运用当中离散傅里叶变换是通过其IFFT来实现的，这种算法可以节省运算量和运算时间，也使得OFDM的硬件实现变得容易。

图2 FPGA实现的功能框图

本设计采用ALTERA公司的CycloneⅢ系列FPGA芯片EP3C16Q240C8N来实现OFDM调制。将在计算机中完成信道编码和载波调制的相位信息通过USB送入FPGA中的IFFT运算模块从而实现OFDM调制并输出12位的IQ基带信号，其采样率为4.096 Mbit/s。介于IFFT要求输入序列的长度为2的整数幂，而DAB载波的数目不满足这个关系，所以必须进行补零。对于DAB传输模式来说，载波数目为1 536，需要把-1 023 kHz到-769 kHz和769 kHz到1 024 kHz的幅度设置为0，也就是补512个零点构成2 048点的IFFT[3]。

3.2 Nios软核

FPGA中除了实现OFDM调制，还使用到了嵌入FPGA的Nios CPU软核。CPU实现对数据流的控制以及包括USB芯片、数字上变频芯片和数字可变增益放大芯片的初始化和控制。

Nios CPU是一种采用流水线技术、单指令流的RISC处理器，其大部分指令可以在一个时钟周期内完成。Nios软核处理器包括32位和16位两种体系结构的版本。设计中采用32位的Nios CPU，它规定字节宽度为8位，半字宽度为16位，字宽为32位。根据需求和现有的芯片资源，本设计中选择NiosⅡ/f类型，它占用资源最多为1400-188LEs，功能也最多，速度也最快。

3.3 数字上变频电路

使用模拟的方式实现上变频容易引入调制误差，所以设计采用数字方式实现上变频，即使用数字频率合成器产生载波，然后把数字基带信号搬移到产生的载波频率上，最后转换成模拟信号发射出去。

本文中的数字上变频模块AD9957是ADI公司推出的一款高性能的数字正交上变频器件，内置14 bit DAC模块，内部系统时钟最高可达1 GSPs，其功耗减小到50%以上。根据采样定理，一般要求DDS（数字频率合成器）产生的载波频率不能超过系统时钟频率的40%，所以芯片1 GHz的主频可以产生400 MHz以内正交载波[4]，这样就可以实现上变频功能。图3所示为芯片内部结构。图中的IQ信号的时域表达式为：

（2）式中，I(t)和Q(t)为时域的同相分量和正交分量，ω是载波频率。

图3 AD9957的内部结构

3.4 数字可变增益放大电路

经过AD9957后的DAB信号只有-40 Bm，所以必须对DAB信号进行放大。设计采用数字可变增益放大器AD8369，其带宽范围600 MHz，最大增益范围-5 dB～40 dB，通过芯片使能端DENB和增益选择控制端口BIT0～BIT3来控制信号放大[5]。

AD9957的输出电阻为200 Ω，而AD8369的v输入电阻为50 Ω，这两块芯片之间使用阻抗为50 Ω、变换比率为4的射频变压器TC4-1WG2+进行阻抗匹配。由于AD9957和AD8369之间传输的DAB信号是宽带信号，所以使用射频变压器进行阻抗匹配，相比较使用电阻网络更加合适且运用简单。

3.5 USB数据输入电路

USB接口模块主要是将在软件编码器上完成信道编码的数字信号高速地传输到FPGA进行IFFT运算。在设计中，USB接口模块的传输速度必须达到300 kbytes/s，才能满足实时传输数据的要求。本文中选用了由FTDI公司推出的FT245BL芯片。该芯片性能优良，提供了一种在PC主机和外设之间进行数据传输的简单、低成本、高效率的传输方法[6]。FT245BL需要6 MHz晶振，通过芯片内部的振荡器和倍频产生12 MHz和48 MHz的时钟供芯片使用。

3.6 SDRAM存储器电路

SDRAM比FLASH速度快，比SRAM存储空间大，一般把SDRAM作为Nios处理器的RAM和程序运行空间。SDRAM在系统中还作为USB的缓存区使用。SDRAM的另一个好处就是可以节省引脚的资源。设计中选用IS42S16100-7T这款SDRAM作为FPGA的外部存储器。IS42S16100-7T刷新周期为每4096行128 ms，有16 Mbits的存储空间，速度达到了143 MHz。

图4 SDRAM控制器核与外部SDRAM芯片的连接图

FPGA与SDRAM的通信需要通过SOPCBuilder采用Nios内部的SDRAM控制器，图4所示为SDRAM控制器核与外部SDRAM芯片的连接图，SDRAM的时钟是由PLL时钟专用于输出外部时钟提供。调试SDRAM和Nios的关键在于相位差，根据DAB发射系统，由FPGA的专用PLL时钟引脚输出系统时钟65.536 MHz，相位差计算如下：