阵列式探测引信多速率回波处理技术

2013-12-03魏维伟马善斌

制导与引信 2013年2期

关键词：幅频特性级联信号处理

刘莉，魏维伟，马善斌

（1．中国人民解放军驻上海地区军事代表室，上海200090；2．上海无线电设备研究所，上海200090）

0 引言

随着武器系统精确目标探测和高效毁伤的发展要求，新型引信对目标信息的精确感知已成为发展趋势［1］，使引信信号处理发展面临着下列需求：

a）阵列式、智能化精确探测模式下信号多通道并行实时处理；

b）引信小型化和硬件的集成化。

上述矛盾给引信设计带来困难，而传统的基于低频模拟滤波的基带处理方式存在的下列缺陷已不适应新型引信信号处理设计要求，这些缺陷主要表现为：

a）硬件结构复杂；

b）幅相受硬件参数影响大引起一致性和稳定性差；

c）硬件不可自定义配置可调试性和升级能力差。

随着数模器件和数字处理技术的成熟，全数字化处理成为适应引信技术发展的必要而有效的技术途径，通过高速AD／DA将信号处理前移到视频、中频甚至射频端，通过高速信号处理器实现信号多通道并行实时处理。

引信高采样率设计中传统的定速率处理方法硬件开销大、实时处理成本高，由于所处理的信号相对带宽较窄，可以采用多速率（Multirate）处理技术，通过采样率转换以降低数据处理速率和容量，获得高信噪比的实时性处理。

1 多速率信号处理概述

1．1 抽取与内插设计

多速率信号处理的基础是抽取、内插，通过抽取、内插处理实现信号的整数或分数倍速率变换［2，3］。抽取和内插过程会引起频谱混叠，需要在在抽取前和内插后采用数字滤波器抗混叠滤波，使抽取前后频谱成分一致。

D倍抽取器结构如图1所示，图中HLP（ejω）为带宽小于π／D的低通滤波器，抽取后数据流速率降为D分之一，大大提高了频域分辨率。

图1 抽取器处理结构框图

I倍内插器的结构如图2所示，图中HLP（ejω）为带宽小于π／I的低通滤波器，内插后数据流速率升为I倍，大大提高了时域分辨率。

图2 内插器处理结构框图

1．2 抗混叠设计

由图1、图2可以看出，无论是抽取器还是内插器，其抗混叠数字滤波均在高取样率条件下进行，抗混叠滤波器性能直接影响多速率处理效果及其实时处理能力，为抑制带外噪声，一般要求抗混叠滤波器的带外抑制度超过80 dB，采用直接的FIR滤波结构所需的阶数N由式（1）给出：

式中：δ为阻带衰减取0．0 001；Δf为过渡带带宽；fS为采样速率。

当fS／Δf较大时，滤波器阶数N往往很大，使滤波器的系数和计算量非常大，在高速采样条件下对运算速度的要求非常高，对实时处理是极其不利的，为达到实时处理要求，常采取下列两种滤波器优化结构：

（1）单级实时处理多相滤波结构

通过对FIR滤波结构的多相分解，即多相滤波结构［3］，如图3所示，使滤波器位于抽取器后或内插器前，同时每一支路的的滤波器系数降为1／D 或1／I，计算量降低到原先的1／D2或1／I2，大大降低了处理速度要求，提高了实时处理能力。

图3 多相滤波结构框图

采取单级结构表面看结构简单，但实际单级处理时复杂度高，当抽取或内插倍数较高时，所需的阶数较大，难以实时处理，为此需要采取多级处理结构，通过多级处理结构或结合多相滤波结构，优化滤波器结构。

（2）多级滤波结构

通过将单级结构分解为多级结构，每一级滤波器的阶数大为减少，有效降低了滤波器的设计难度，为实现多速率处理的高效滤波，多级滤波结构采取级联积分器梳状CIC（Cascaded－Integrator Comb）滤波、反Sinc补偿滤波、半带（HB）滤波、直接FIR滤波、多相滤波（Polyphase Filter）相结合的处理方式，解决实时滤波处理和大带外抑制需求的兼容。

CIC滤波器结构简单，如图4所示，由积分器和梳状滤波器组成，具有线性相位，延迟少，不需要乘法器等特点，特别适合于第一级大速率滤波的实时处理，通过多级级联提高阻带衰减，硬件实现简单。

图4 CIC滤波器结构框图

由于多级CIC滤波器级联后带内平坦度降低，需要采用反Sinc补偿滤波器补偿CIC后的通带增益。

半带（Halfband）滤波适合2M倍抽取或内插，见图5，其二分之一系数为0的特点可以降低滤波处理计算量，实时性好。

图5 半带（HB）滤波结构框图

直接FIR滤波用于低速率数据的信号滤波，实现精确的通带选择，由于数据速率较低，实现FIR所需的滤波阶数较少，可以能满足处理速度要求。

2 引信多速率处理设计

在某基于四象限时分扫描的阵列探测引信中，引信阵列式收发天线采取按象限扫描与多路天线并行接收技术，引信接收机需要完成多通道并行回波接收，并对每个通道回波信号实时处理，其特点是接收机通道多、信息处理量大。为实现阵列探测引信回波信号处理，传统的引信接收机处理方法需要采取多路模拟开关、多路模拟滤波器、多路放大器、A／D、信号处理器的并联硬件电路，存在硬件规模庞大、系统复杂，且多路硬件之间幅相一致性差等诸多问题，无法满足引信高速、高精度、精细化目标检测和小型化需要，必须对引信接收机及信号处理方式进行创新改进。随着多速率信号处理技术和高速处理器件的成熟，新型引信接收处理机可以将ADC前移到中频或视频端，通过对中频或视频回波直接高速采样，并对采样数据进行数字分离和多速率信号处理，将传统引信接收机的模拟部分转化为全数字化处理，实现了引信阵列式探测多通道回波的并行精确数字处理，简化了系统硬件设计，提高了回波处理效率和微小型化程度。图6是引信接收机多通道、并行处理过程的回波数据流，利用多速率信号处理技术优化了信号链路的硬件资源复用，图7为采取单片FPGA集成设计技术实现多通道信号的并行实时处理的设计框图。

引信对视频采样进行100 Msps高速采样，根据回波信号的多普勒带宽，设计多速率处理后输出数据率为625 k Hz，采取1／160抽取的多速率处理方法，采用抗混叠滤波器去除数据中的多余频带信息并降低数据带宽，抗混叠带外抑制优于80 d B，实现回波实时处理并最小化硬件规模。

图6 四象限扫描阵列探测回波信号分离及并行处理数据流图

图7 FPGA实现多通道阵列信号并行实时处理的设计框图

多速率抽取采取4级滤波器结构，如图8所示，即CIC滤波、补偿滤波、半带滤波和精确FIR滤波的级联，各级滤波器通过 Matlab的FDATool工具设计和仿真。

2．1 CIC滤波器设计

CIC滤波器系统函数为［4］

式中：N为级联数；D为抽取因子。

为获得大的带外抑制、降低数据输出速率并减少数据计算量，采取5级CIC级联滤波器，抽取因子取40，输出数据率为2．5 MHz。

取带宽比例因子b＝0．1，根据式（3）计算有效信号带宽f1＝250 k Hz，满足多普勒通带要求。

根据式（4）计算CIC级联后的阻带抑制A1＝－100 dB，满足带外抑制要求。

根据式（5）计算CIC滤波后的带内容差（平坦度）δs＝0．7 dB。

FDATool设计的5级级联滤波器的幅频特性如图9所示。

2．2 补偿滤波器设计

补偿滤波器采取FDATool的反Sinc低通滤波器（Inverse Sinc Lowpass）设计，其幅频特性如图10所示，用于补偿前级CIC滤波器的带内容差并实现2倍的降采样，滤波器阶数为39，输出数据率1．25 MHz，补偿滤波器与CIC滤波器级联后带内最大波动为0．05 dB。

图8 多速率处理的4级滤波结构

图9 5级级联滤波器的幅频特性

图10 补偿滤波器的幅频特性

2．3 半带滤波器设计

采用FDATool的半波低通滤波器（Halfband Lowpass）设计半带滤波器阻带截止频率小于π／2，2倍抽取时通带内不会发生频率混叠，滤波阶数为110，其滤波器系数对称且偶系数为0，运算量减少一半，带内波动很小，阻带衰减96 d B以上，输出数据率0．625 MHz，滤波器幅频特性如图11所示。

图11 半带滤波器的幅频特性

2．4 精确FIR带通器设计

采用FDATool的FIR（bandpass）工具设计带通滤波器，用于对多普勒信号精确滤波，此时数据率0．625 MHz，采用129阶FIR设计，带内波动0．5 d B，带外抑制50 dB以上，滤波器幅频特性如图12所示。

图12 FIR带通滤波器的幅频特性

2．5 多速率信号处理的实现

利用FDATool工具将4级滤波器级联，对整个多速率处理结构性能进行仿真分析，其幅频特性如图13所示，该滤波器阻带抑制达到95 dB以上，达到了多速率处理的抗混叠要求。同时，采用多速率滤波器结构具有运算速度快、需要的硬件资源少等优势，通过一片普通的FPGA即可实现对阵列式多路回波信号的实时处理，大大降低了引信的硬件复杂度，实现了引信数字化、小型化、通用化的回波接收与处理架构。