DDS技术在网同步中的应用

2013-10-31杨龙剑高晓宇

通信技术 2013年7期

关键词：频差累加器时钟

杨龙剑，高晓宇

（中国电子科技集团公司第三十研究所，四川成都 610041）

0 引言

网同步是数字通信网的基本要求，其功能是将同步信息从基准时钟源向各个通信节点传递，让通信网中的时钟建立并保持同步关系，以满足通信网络传递业务的需求。网同步技术的原理框图如图1所示。

图1 网同步技术的原理

网同步技术的实现主要由时钟源、时钟同步电路、时钟扇出等几个功能单元完成。时钟源一般来源于基准时钟源、上级通信节点的时钟或者高稳晶振。时钟同步电路通常由锁相环（PLL,Phase Lock Loop）电路实现，其电路结构如图2所示[1-2]。传统PLL电路占用面积大、功耗高、相噪比较大、频率跟踪能力有限，并且其输出与输入紧紧耦合在一起，当输入参考时钟丢失时，PLL进入自由振荡状态，会导致通信节点间时钟失步。为了解决传统PLL的这些缺点，这里采用了DDS技术来实现网同步。

图2 PLL原理框

1 DDS技术介绍

1.1 DDS简介

直接数字合成（DDS,Direct Digital Synthesis）是从相位出发，直接采用数字技术合成所需波形的一种频率合成技术。是继直接频率合成和间接频率合成之后，随着数字集成电路和微电子技术的进步而迅速发展起来的第三代频率合成技术。

DDS的原理框图如图3所示[3]，主要由相位累加器、相位/幅度查找表、D/A转换器、低通滤波器组成。其工作过程是:相位累加器在系统时钟 Fsys的控制下进行累加，累加结果作为相位/幅度查找表的地址进行查表，输出波形信号的数字幅度序列，再由D/A转换器将幅度数字序列转换为模拟电压，最后经过低通滤波器将D/A转换器输出的阶梯波形信号平滑为连续波形。

图3 DDS原理框图

1.2 DDS特性

当相位累加器的位宽为N bit时，DDS的输出频率与系统时钟的关系为:

从表达式（1）可以看出:

1）当K=1时，DDS输出的最低频率为Fsys/2N，即DDS的频率分辨率。现在的DDS芯片的相位累加器的位宽一般为32 bit或者 48 bit，由此可以看出DDS具有很高的频率分辨率。

2）输出FO与Fsys具有线性关系，只要系统时钟具有高稳定度，DDS能输出具有同样稳定度的时钟。

3）DDS控制频率方便，改变系统时钟频率或者控制字就可以改变输出频率。

除上述优点外，DDS还具有优异的相位噪声、频率转换速度快、体积小功耗低等优点，因此，在网同步技术中得到了广泛应用。

2 网同步电路设计

2.1 电路原理

基于DDS技术的网同步电路的原理框图如图4所示[4]。

图4 基于DDS的网同步电路原理框

基于DDS技术的网同步电路主要由输入时钟检测、鉴频器、分频链、主控单元、DDS芯片、高稳晶振、时钟扇出电路组成。为了减小电路体积，输入检测、鉴频器和分频链等功能都在FPGA中实现。网同步电路中选用稳定度比较高的高稳晶振提供系统时钟，这使得系统可输出具有同样高稳定度的时钟，以满足通信系统的需求。

鉴频器定时用高速时钟对本地时钟信号和输入参考时钟的频差进行采样，通过中断方式把频差采样数据送到 CPU中，CPU根据频差数据按预定算法计算出预期输出时钟的频率控制字，并将该频率控制字发送到DDS芯片调整输出频率，低通滤波器将DDS输出的阶梯波形信号平滑为连续正弦波，再送回DDS转成CMOS时钟信号。

2.2 在网同步中的应用

按同步方式划分，网同步分为准同步、主从同步、互同步[5]。基于DDS的网同步电路可应用于以上各种网同步方式的通信系统中，其基本工作流程如图5所示。

控制程序在初始化阶段首先读取保存的网同步方式控制字，确定工作模式。如果工作于准同步方式，直接将预置的频率控制字输出到DDS芯片，输出所需频率的时钟；如果工作于主从同步方式，读取鉴频器的频差采样数据，按照预定算法计算新的频率控制字，调整输出频率，直到与上级节点的时钟同步；如果工作于互同步方式，从鉴频器读取本地时钟与各个输入时钟的频差数据，然后根据预定的权重进行加权运算，计算出新频率控制字，调整输出频率，直到网络时钟频率收敛到一个同步时钟上。

此外，作为网同步电路，还应当具备时钟保持功能。当输入参考时钟检测器检测到输入时钟丢失时，CPU用输入时钟丢失前的频率控制字来控制DDS的输出频率，使得时钟频率一直保持输入时钟丢失前的频率。同时，CPU把这些频率控制字保存于非易失存储器中，如果系统重启后，参考输入仍未恢复，CPU就从非易失存储器中读出保存的频率控制字来初试化系统，从而使得本地时钟依然保持输入时钟丢失前的输出频率，使得通信节点间的频差维持最小。