基于V/F转换器AD7742的加速度计信号采集电路设计

2013-08-29吴有林

电光与控制 2013年7期

安玉，吴有林，邹江

(贵州遵义师范学院物理与机电工程学院，贵州遵义 563000)

0 引言

捷联惯性导航系统的导航精度主要依赖于惯性器件的性能和测量精度，惯性器件包括高精度陀螺仪和加速度计，而加速度计作为捷联惯导系统的心脏器件，其测量系统精度性能的优劣直接影响到惯导系统的精度。传统的加速度计采集处理电路以积分型、或者逐次比较型的A/D转换器为核心，对加速度计输出电压进行A/D转换，但是A/D转换器容易受温度漂移、参考电压的波动等影响，在高精度测量系统中的应用受到极大的限制;利用I/F电路来采集加速度计信号虽然能达到较高的精度，但是I/F电路变换系统在小信号输出的情况下电荷需要积累很长时间才会产生一个计数脉冲，这段时间是系统采样盲区，将没有任何信号输出，并且各公司对I/F电路技术保密，一般很难掌握和应用这个技术。本文介绍石英挠性加速度计的输出信号经过V/F转换后，电压信号变成频率信号的处理方法，然后利用FPGA对V/F电路输出的石英挠性加速度计脉冲频率信号进行计数，进而求出加速度值，并利用FPGA的EDK嵌入式技术对加速度计进行温度补偿、正交标定和零偏标定达到高精度测量要求［1-2］。

1 加速度计采集电路整体设计

本系统要求采集电路通过V/F转换将加速度计输出的电流信号转变为频率信号，以脉冲频率的形式反映出输出的加速度值大小。图1为V/F采集电路的系统原理框图，石英挠性加速度计输出的电流值首先通过精密电阻转变为电压值，仪表放大器INA118UB将电压进行放大;放大后的电压经过差分放大器AD8138ADR形成差分电压VIN1和VIN2，V/F转换器AD7742将差分电压VIN1和VIN2转换为频率信号。FPGA将输入的加速度计频率脉冲信号进行采集和计数，调用FPGA内部的EDK技术对加速度计信号进行实时结算，通过在EDK内核中进行温度补偿、零偏修正正交标定和平滑滤波后，最终将加速度计值通过RS232接口发送到导航计算机进行组合解算输出姿态信息［3］。

图1 加速度计系统设计原理框图Fig.1 Block diagram of accelerometer system

2 硬件电路设计

本系统中对石英挠性加速度计输入的电流信号进行调理和V/F转换，调理过程就是在加速度计输出端口接上一个电阻R3将其转换为电压信号，经过仪表放大器将电压值放大再差分输出到AD7742进行V/F转换，图2所示为加速度计信号调理电路。

INA118UB是美国BB公司生产的精密仪表放大器，它具有精度高、功耗低、共模抑制比高和工作频带宽等优点，适合对各种微小信号进行放大。INA118通过在1管脚和8管脚之间外接1个电阻RG来实现不同的增益，该增益可从1到1000不等。电阻RG的大小可由下式决定:RG=50 kΩ/(G-1)。本设计不需要进行电压放大，因此RG不外接放大电阻RG。经INA118UB调理后的电压信号需要差分放大器AD8138ARZ进行差分输出，图2中的VIN1和VIN2即为差分输出电压值。AD8138ARZ是低失真差分ADC驱动器，具有极高的抗干扰能力，AD8138具有独特的内部反馈特性，可以提供输出增益和相位匹配平衡，从而抑制偶数阶谐波。内部反馈电路可以使外部增益设置电阻不匹配的情况下任何相关增益误差最小。差分输出电压VIN1和VIN2连接到V/F转换器AD7742的VIN1和VIN2管脚端，图3所示为AD7742电路连接原理。

AD7742是新一代同步电压频率转换器(VFC)，器件内置+2.5 V片内带隙基准电压源，用户可以选择使用此内部基准电压源或外部基准电压源。经过转换后的电压信号变为频率信号FOUT输入FPGA内部计数。AD7742的参考电压源可以采用REF5025输出的+2.5 V电压作为参考电压源［4-6］。

图2 加速度计信号调理电路Fig.2 Conditioning circuit of accelerometer signal

图3 AD7742V/F转换器连接电路Fig.3 AD7742 V/F converter connecting circuit

3 FPGA程序设计

本设计当中采用Xilinx公司XC3S400的FPGA进行程序验证，XC3S400是高密度的可编程逻辑器件。它的主要特点包括:具有最小5 ns的引脚到引脚的逻辑时延，全局时钟引脚最高输入频率为66 MHz，内核用1.2 V供电，I/O口可设置在3.3 V工作。

FPGA内部程序主要由上升沿计数模块、采样模块、EDK内核模块和串口发送模块组成，其中EDK内核模块包括加速度值解算模块、零偏修正模块、正交标定模块、温度补偿模块和平滑滤波模块。上升沿计数模块的功能是采集加速度计输出的V/F频率脉冲信号进行实时计数，计数每4 kHz清零一次;EDK内核模块主要功能是利用C语言对温度补偿、正交标定这些复杂的算法过程进行编写，可移植性强，解决了FPGA进行浮点运算不易操作等问题，FPGA程序流程如图4所示。

图4 FPGA程序工作流程图Fig.4 The FPGA program flow chart

EDK是Xilinx公司开发嵌入式系统的工具，可以利用EDK来产生、编辑、编译、链接、加载和调试高级编程语言(通常是C或C++)代码，以便在FPGA处理器上执行。打开XPS生成一个硬件IPCORE，以便操作系统能正常地调用和驱动，设置该IP频率为200 MHz，并设置FIFO，这时系统会自动创建HDL文档模板，只需要添加用户程序部分。然后使用ISE的Project Navigator，打开生成的.ise文件，添加入自己的VHDL语言代码，VHDL语言主要包括计数器计数、4 kHz的采样和串口发送模块，在ISE里进行编译。硬件部分比特流包括MHS文件、用户自定义VHDL代码，二者经过综合实现后，产生.ngc网表，生成硬件系统的比特流文件;软件系统包括MSS文件、用户.c/cpp/asm文件，通过GCC编译器，生成目标文件.obj，再经过连接合成软件系统的比特流文件;最后通过数据整合过程，将软、硬件比特流合成完整系统比特流文件，通过JTAG链路下载到FPGA芯片中。图5为EDK和ISE综合生成的内核图，wrclk为写入时钟，写入的速度为4 kHz;accez(15∶0)为写入的数据位在内核中进行加速度值转换;wr_addr(9∶0)为写入对应的地址，rd_addr(9∶0)为读出对应的地址;x_rdclk为读出时钟;x_acce_data(15∶0)为数据读出接口连接到UART模块进行发送［7-8］。

图5 EDK生成的内核图Fig.5 The EDK generated kernel diagram

石英挠性加速度计温度补偿方法采用“门状态”安装于恒温箱中［9-10］，设置温度变化范围是-40～65℃，每隔5℃记录一次数据，将采集到的数据进行最小二乘拟合，得到定点温度下的系数K值，然后将采集的定点数据进行交叉耦合比较一阶模型拟合效果与二阶、三阶模型拟合效果，得到温度误差模型为

加速度计部分补偿算法程序代码如下。

4 测试试验验证

针对加速度计采集V/F电路系统，本系统选用的石英挠性加速度计体积小、质量轻，具有良好的重复性指标和抗冲击振动能力，测量范围为±15g，抗冲击能力100g，温度系数小于50×10-6g/℃。石英挠加速度计和V/F采集电路的电路板安装在特制的正交支架上，利用高低温试验箱的三轴转台对加速度计进行温度梯度和正交标定，标定的数据经过Matlab处理之后将参数下载到FPGA的程序中，这样就完成了加速度计的标定工作。经过温度梯度补偿、正交标定之后，将加速度计V/F采集电路和加速度计支架放置于六面体，先后翻转测量3个轴向的加速度计信号，经过V/F转换器输出Z轴的脉冲频率基本稳定在1.818 MHz左右，波形如图6所示，加速度计信号转换为频率脉冲信号后，其测量结果通过FPGA打包以RS232的形式发到上位机，利用上位机读取加速度计Z轴的数据值，并利用Matlab画出加速度大小值与采集时间的关系曲线，如图7所示。从图7可以看出加速度计的波动范围小于0.0005×10-3g，具有较高的测量精度，可见设计满足要求。