基于EWB 0.6μm CMOS运放设计

陈添兰

摘要：根据运放的结构原理及理论指标要求设计一个基于0.6μm CMOS运算放大器。并采用EWB仿真软件仿真运放的各主要指标。指标包括运放的静/动态仿真分析、共/差模抑制比仿真分析。最后参考设计指标要求将仿真结果与理论计算结果相比对，设计出稳定的运放电路。

关键词：CMOS运放；仿真；分析

中图分类号：TP331 文献标识码：A 文章编号：1009-3044（2013）08-1954-03

近几十年来，随着计算机科学的发展及社会便携式移动通讯和消费电子产品的大量需求，CMOS运放电路已成为当代高科技研究的一个重要领域，并极大地推动了计算机科学、控制技术、通讯技术等的变革。它的变革促使整个电子系统越来越多的采用运放技术。运放技术的主要优点是易于集成化，是许多模拟及数模混合芯片系统 （System on Chip 缩写SoC）的一个基本电路单元。

1 CMOS运放电路的设计

4 结束语

本文在仿真过程软件均设置在默认状态。M1～M8的沟道长均设置为0.6μm，仿真运放电路的主要参数，并结合理论计算公式，调整M1～M8沟道宽。调整8个CMOS管沟道宽后，仿真差模增益、共模抑制比，并对仿真结果加以分析。仿真结果表明，在直流电源±7.5V的条件下，尽量的减小补偿电容来提高差模增益使之达到66.7dB、共模抑制比达到80.2 dB、输入失调电压达到1mV，这些数值均符合运放的设计指标要求。因此，对于要求低输入的失调电压且稳定的运放电路来说，图1所示运放电路可应用于便携式电子器（如可编程电子设备）中。

参考文献：

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