集成电路开短路失效原因探讨

2012-07-03李兴鸿赵俊萍赵春荣赖世波

电子产品可靠性与环境试验 2012年6期

关键词：管脚偏置集成电路

李兴鸿，赵俊萍，赵春荣，赖世波

（北京微电子技术研究所，北京 100076）

0 引言

在集成电路的筛选、测试和使用中，经常发现在母体数很大的样本中，总有个别器件出现开短路的严重失效模式。根据分析，都属于过电应力熔融烧毁。

当判断为过电应力损伤后，一般都希望知道过电应力是怎样产生的。但过电应力产生的因素有很多，寻找比较困难。本文就是为了能找到产生过电应力的根本原因而进行的探讨。

在失效分析的实践中，出现开短路的集成电路的种类有很多，电路宏观结构上有一定的差异。本文为了缩小研究范围，选取CMOS数字集成电路作为研究的对象，从CMOS数字电路的宏观结构性能出发，采用列举法对可能的过电应力原因进行分析，以供今后失效分析及故障归零做参考。

1 CMOS数字集成电路结构

CMOS数字集成电路一般由输入、内部逻辑电路、输出缓冲器、I/O双向端口、三态输出端口、以及输入输出ESD保护结构、电源对地ESD保护结构构成。在使用多电压的电源时，还有电源之间的保护结构、地之间的保护结构。在单电源的情况下，简化的CMOS数字电路结构示意如图1所示，ESD保护网络示意如图2所示。图1中的二极管是n阱与p衬底之间的衬底二极管。除图中所示外，就物理结构来讲，还要考虑如金属层间电容等寄生结构[1]。

图1 电路结构示意图

图2 ESD保护网络示意图

2 过电应力的概念

过电应力的概念比较宽泛。本文所指的过电应力不包括静电放电（ESD）、雷电、电磁辐射等引起的器件直接烧毁或诱导烧毁等因素，也不包括缺陷导致的熔毁。

我们经常使用的过电应力是指超出或违背了器件规范规定的电压和电流应力。过电应力可以是直流、交流，波形也可以是方波、正弦波、锯齿波及其它非周期瞬时脉冲。从电压和电流的幅度来看，可以很大，也可以很小，只要产生的局部功率密度足够大，器件就会因过电应力而损坏。

在失效分析的实践中，过电应力损伤还经常指有明显可见熔蚀痕迹的损伤，一般表现为键合丝熔断，芯片表面金属布线熔融蒸发，硅材料熔融蒸发。键合丝的熔断可以发生在任何管脚上，不只是电源或地管脚。

3 过电应力熔融烧毁原因分析

3.1 低压通路分析

假定器件在规定的条件下功能和性能合格。我们以图1和2的电路结构为例，以未加偏置时小电压下的IV特性来说明可能的电流通路，结果见表1。

可见，在CMOS数字集成电路中，任意两端都可由ESD保护结构等效的二极管以及MOS管的漏电通路构成低压电流通路。这与实测的小电压下任意两端组合的IV特性相吻合。可用图3表示，只是D1、D2的正向电压会有变化，一般在0.2～0.7 V之间，R主体为一个栅控电阻，变化范围较宽。

图3 任意两端的低压直流等效电路

由图3可以得出，在无偏置的情况下，只要A、B两端施加的功率足够大，此路涉及到的结构单元就会出现损伤。根据结构单元的损伤情况（有可能需要先进的失效分析工具），反过来确定导电通路，为寻找过电应力的根本原因提供依据。

3.2 过程异常情况及其对器件的影响

下面按试验和使用中器件的连接、接电源、接信号和接地等步骤，列举出容易出现的异常情况及其对器件的影响，见表2。统计虽不全面，但提供了查寻思路。

从表1中可以看出，导致过电应力的因素有很多，且试验中出现的异常都可归结为器件偏置异常。结合表1和图1，任意两端（或一对多）构成通路时，轻则出现结特性异常，重则出现热电烧毁。而且，正向二极管容易出现过流烧毁；在通过高阻通路或反向二极管时，由于施加了恒流源，容易出现过压击穿（如栅穿、PN结击穿），局部击穿后形成低阻放电通路，累积的电荷放电、或施加的电压未撤除可进一步形成大电流而使器件热电烧毁。可见，过电应力的电压或电流并不一定要很大。

表1 未加偏置时管脚组合间的低压通路（IV特性）统计表

在能限制电压、电流的情况下是不会出现永久损坏的，如IV特性测试以及抗闩锁试验时，由于保护得当，器件并不会损坏。所以，在没有保护的情况下，表2中的各个项目都有可能造成键合丝的熔断及芯片表面熔蚀，并可以发生在任何管脚上，不单是电源或地管脚。这些都是失效分析中常见的失效模式。

虽可根据失效模式和导电通路来推测根本原因，但如表2所示，这是一个一对多、多对多的网络图，范围很宽。在实际工作中，参考表2的思路做出故障树，并根据其它测量分析及记录进一步缩小范围。这个工作需要失效分析、测试、试验等多方面的配合才有可能完成。但也许仍找不到真正的原因。因为有些现象可能还未意识到，无记录可查；有些是受失效分析手段的限制，无法深入分析，从而导致证据不足。不过，通过这些排查，可促进规范化管理，避免失误的重复发生，为后续准确地寻找失效原因提供支撑材料。