基于ＦＰＧＡ串并结合ＦＩＲ滤波器的设计

于亚萍 陈雪强 刘源 卫勇

摘要：根据ＦＩＲ滤波器的特性和分布式（ＤＡ）算法的特点，基于ＦＰＧＡ实现ＦＩＲ滤波器的原理和方法，在拆分查找表的基础上，利用串并结合DA算法对数字滤波器的设计进行优化，设计更高阶次的滤波器并节省所占用的硬件资源。采用串并结合ＤＡ算法设计了１６阶ＦＩＲ低通滤波器，在Ｑｕａｒｔｕｓ ＩＩ ７．０下进行仿真，结果验证了该方法滤波效果好，能够有效地减少ＦＰＧＡ硬件资源的使用，提高ＦＩＲ的运算速度。

关键词：ＦＩＲ滤波器；查找表；ＦＰＧＡ；分布式（DA）算法

中图分类号：ＴＮ７１３文献标识码：Ａ文章编号：0439－８114（２０12）14－3092-04

Design of FPGA-Based Serial-Parallel FIR Filter

ＹＵ Ｙａ－ｐｉｎｇ１，ＣＨＥＮ Ｘｕｅ－ｑｉａｎｇ２，ＬＩＵ Ｙｕａｎ１，ＷＥＩ Ｙｏｎｇ１

（１．Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｍｅｃｈａｎｉｃ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｔｉａｎｊｉｎ Ａｇｒｉｃｕｌｔｕｒａｌ Ｕｎｉｖｅｒｓｉｔｙ，Ｔｉａｎｊｉｎ ３００３８４， Ｃｈｉｎａ；

２． Ｊｉｎｍａ Ｃｏｋｉｎｇ Ｌｉｍｉｔｅｄ Ｃｏｍｐａｎｙ， Ｊｉｙｕａｎ Ｃｉｔｙ ｏｆ Ｈｅｎａｎ Ｐｒｏｖｉｎｃｅ， Ｊｉｙｕａｎ ４５４６５０， Ｈｅｎａｎ，Ｃｈｉｎａ）

Ａｂｓｔｒａｃｔ： Ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＦＩＲ ｆｉｌｔｅｒ ａｎｄ ｄｉｓｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ （ＤＡ）， ｔｈｅ ｔｈｅｏｒｙ ａｎｄ ｍｅｔｈｏｄ ｏｆ ＦＩＲ Ｆｉｌｔｅｒ ｗａｓ ｒｅａｌｉｚｅｄ ｕｓｉｎｇ ＤＡ ｂａｓｅｄ ｏｎ ＦＰＧＡ． Ｏｎ ｔｈｅ ｂａｓｉｓ ｏｆ ｔａｂｌｅ ｐａｒｔｉｔｉｏｎｉｎｇ， ｔｈｅ ｄｅｓｉｇｎａｔｉｏｎ ｏｆ ＦＩＲ ｆｉｌｔｅｒｓ ｗａｓ ｏｐｔｉｍｉｚｅｄ ｂｙ ｓｅｒｉａｌ－ｐａｒａｌｌｅｌ ａｒｉｔｈｍｅｔｉｃ ａｉｍｉｎｇ ａｔ ｆｉｌｔｅｒｓ ｗｉｔｈ ｈｉｇｈｅｒ ｏｒｄｅｒ ｗｈｉｌｅ ｓａｖｉｎｇ ｔｈｅ ｈａｒｄｗａｒｅ ｉｔ ｗｏｕｌｄ ｕｓｅ． １６－ｏｒｄｅｒ ＦＩＲ ｆｉｌｔｅｒｓ ｗａｓ ｄｅｓｉｇｎｅｄ ｂｙ ｓｅｒｉａｌ ａｎｄ ｐａｒａｌｌｅｌ ＤＡ ａｎｄ ｓｉｍｕｌａｔｅｄ ｉｎ Ｑｕａｒｔｕｓ Ⅱ ７．０． Ｒｅｓｕｌｔｓ ｓｈｏｗｅｄ ｔｈａｔ ｔｈｅ ＦＩＲ ｆｉｌｔｅｒｓ ｗｅｒｅ ｗｉｔｈ ｓｍａｌｌ ｒｅｓｏｕｒｃｅ ｕｓａｇｅ ａｎｄ ｈｉｇｈ ｓｐｅｅｄ ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｒａｄｉｔｉｏｎａｌ ｍｅｔｈｏｄｓ．

Ｋｅｙ ｗｏｒｄｓ： ＦＩＲ ｆｉｌｔｅｒ； ｌｏｏｋ－ｕｐ ｔａｂｌｅ； ＦＰＧＡ； ｄｉｓｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ

数字滤波器是数字信号处理的重要手段，分为有限脉冲响应数字（Ｆｉｎｉｔｅ ｉｍｐｕｌｓｉｖｅ ｒｅｓｐｏｎｓｅ，ＦＩＲ）滤波器和无限脉冲响应数字（Ｉｎｆｉｎｉｔｅ ｉｍｐｕｌｓｉｖｅ ｒｅｓｐｏｎｓｅ，ＩＩＲ）滤波器两种。其中ＦＩＲ滤波器在数字信号处理的过程中有很好的线性相位和稳定性，被广泛应用于工业、农业和医学领域中［１］。

目前ＦＩＲ滤波器的硬件实现有以下4种方式：①使用单片通用数字滤波器集成电路，这种电路使用起来比较简单，由于字长和阶数的规格较少，不易满足实际需要。②使用ＤＳＰ芯片［２］，ＤＳＰ芯片是依靠软、硬件结合来实现ＦＩＲ滤波器，速度受到限制。③使用可编程逻辑器件ＦＰＧＡ／ＣＰＬＤ［３］，用ＦＰＧＡ来实现数字信号处理可以很好地解决并行和顺序性的矛盾，而且易于测试与硬件升级［４］。

在ＦＰＧＡ中，进行传统乘法运算占用了大量的硬件资源，分布式（DA）算法巧妙地利用ＲＯＭ查找表将固定系数的乘累加运算转换成查找表操作［５，６］，避免了乘法运算。查找表后数据执行的都是简单的加法运算，可以较大程度地提高运算速度［７］。

该研究在拆分查找表的基础上，采用串并结合的ＤＡ算法进行ＦＩＲ滤波器的设计，能很好地实现实时处理，有效减少硬件的使用，提高滤波器的运算速度。

１DA算法

DA算法是一项重要的ＦＰＧＡ技术，它与传统算法实现乘加运算的不同在于执行部分积运算的先后顺序不同［８，９］。

对于一个无符号系统，ＤＡ算法为：

式中，ｘ［ｎ］是变量，表示如下：

对于有符号系统，ＤＡ算法为：

DA算法对数据相同位分别加权求和，要实现有符号ＤＡ系统，利用一个ＬＵＴ实现映射ｆ（ｃ［ｎ］，ｘｂ［ｎ］），采用带有加／减控制的累加器，对前（Ｂ－１）位进行移位累加，对第Ｂ位进行减法运算。

１．１串行ＤＡ算法

将输入数据的相同位进行寻址，预先设定ＬＵＴ接收一个Ｎ位输入向量ｘｂ＝｛ｘｂ［０］，ｘｂ［１］…ｘｂ［Ｎ－１］｝，输出为ｆ（ｃ［ｎ］，ｘｂ［ｎ］）。各个映射ｆ（ｃ［ｎ］，ｘｂ［ｎ］）都有相应的二次幂加权并累加，Ｎ次查询循环后就完成了对内积ｙ的计算。串行ＤＡ算法如图１所示。

这种计算方法节省芯片的内部资源，运算速度与输入数据的长度有关，比较慢。

１．２拆分查找表ＤＡ算法

如果输入系数Ｎ过多，ＬＵＴ的地址随系数呈指数增加。假定长度为ＬＮ的内积，则：

可以用一个ＤＡ结构实现。可得到：

拆分查找表ＤＡ算法如图２所示，实现一个４Ｎ的ＤＡ设计需要３个次辅助加法器，表格的规模由２４Ｎ×Ｂ降到了４个２Ｎ×Ｂ。若要实现更高阶的滤波器，拆分查找表法的优势将更加明显，另外，如果是线性相位的滤波器，表的个数还能缩小一半。但是拆分查找表法只能降低硬件资源的有效使用，不能提高ＦＩＲ的运算速度。

１．３串并结合ＤＡ算法

并行ＤＡ算法是通过增加ＲＯＭ、寄存器和加法器提高速度，让输入数据每一位的相同位同时寻址，ＲＯＭ表的内容相同，将寻址内容进行相应的二次幂加权并相加，每级的加法运算都是并行的。并行DA算法能使系统在１个系统时钟内完成滤波运算，但占用资源太多。

全串行方式是在每个时钟周期中对所有变量的一个相同位进行串行处理，全并行方式是每个时钟周期对所有变量的所有相同位进行并行处理，这两种方法是针对资源优化设计和速度优化设计的两种最优情况。根据设计者对ＦＩＲ速度大小的要求，可以通过串并结合的方式提高ＦＩＲ的速度，使资源利用达到最优。若：

对于一个数据宽度和寻址查找表宽度均为８位的ＦＩＲ滤波器来说，可以写为：

y=［sum0］+［sum1］21+［sum2］22+［sum3］23++［sum4］+［sum5］21+［sum6］22+［sum7］23×24

两个基数都为２１的输出加权累加器，每个系统的时钟脉冲可以算两位。根据系统对资源和运算速度的要求，可以对一次并行处理的数据位数进行合理的安排。DA算法的串并结合实现结构如图３所示。

２串并结合的ＦＩＲ低通数字滤波器的ＦＰＧＡ实现

２．１采用窗函数对参数进行设计

２．１．１参数设计使用ＭＡＴＬＡＢ软件中的Ｆｉｌｔｅｒ ｄｅｓｉｇｎ ｔｏｏｌｂｏｘ数字滤波器设计软件模块ＦＤＡＴｏｏｌ进行设计［１０］，ＦＩＲ滤波器的设计指标：采样频率１０ ＭＨｚ，截止频率１．５ ＭＨｚ，滤波器阶数１６阶，输入数据宽度１２位，系数数据宽度１２位，采用Ｋａｉｓｅｒ窗进行设计，β＝０．５，线性偶对称。

２．１．２运算量化量化是将滤波器的系数由浮点数转换为ＦＰＧＡ可以进行运算的定点数。考虑到溢出，将ｈ（ｎ）扩大２１０倍，再表示为１２位二进制补码，可得到：

ｈ（０）＝ｈ（１５）＝０．０２８ ２１９ ０＝２９＝０００００００１１１０１２Ｃ

ｈ（1）＝ｈ（１４）＝－０．００７ ３１５ ９＝－８＝１１１１１１１１１０００２Ｃ

ｈ（２）＝ｈ（１３）＝－０．０４９ ８９９ ０＝－５１＝１１１１１１００１１０１２Ｃ

ｈ（３）＝ｈ（１２）＝－０．０６１ ６５８ ０＝－６３＝１１１１１１０００００１２Ｃ

ｈ（４）＝ｈ（１１）＝－０．０１４ ０４０ ０＝－１４＝１１１１１１１１００１０２Ｃ

ｈ（５）＝ｈ（１０）＝０．０８９ ４２６ ０＝９２＝０００００１０１１１００２Ｃ

ｈ（６）＝ｈ（１９）＝０．２０９ ０９０ ０＝２１４＝００００１１０１０１１０２Ｃ

ｈ（７）＝ｈ（１８）＝０．２８８ ９４０ ０＝２９６＝０００１００１０１０００２Ｃ

２．２ＦＰＧＡ的实现

采用ＦＰＧＡ实现时，首先将输入数据存入数组中寄存起来，然后以寄存器中每一个输入数据的相同位的值为地址，去对应查找表中的值，根据DA算法的公式，进行相应二次幂加权后累加，减去数据最高位，就能得到正确的滤波器输出。该系统在拆分查找表的基础上，采用串并结合方法对输入数据进行构建，共由数据存储延时模块、查找表模块、移位累加模块、控制模块组成。系统结构框架如图４所示。

２．２．１数据存储延时模块设计的滤波器阶数为１６阶，可以采用ＦＩＲ网络的线性型结构，首先将１２位的输入数据并行输入数据寄存器中，由于该滤波器系数有１６个，分别将１６位输入数据存入１６×１３列数组中的前１２列中，按位存储，第１３列扩展位存储的数据与符号位相同。由于ＦＩＲ数字滤波器的单位取样响应是对称的，滤波系数对称，将输入数据ｘ（ｉ）和ｘ（１５－ｉ）相加之后存入寄存器，可以将１６阶系数寻址降为８阶。分别将每一次输入数据的第１位到第６位、第７位到第１２位和第１３位数据并行输入，在控制模块的作用下，每一个系统时钟脉冲，数据左移一位，将第一列数据输出作为地址寻找查找表的内容。

２．２．２查找表模块抽头系数查找表模块将滤波器系数的各种组合固化在ＲＯＭ中［１１］，它的地址来自于输入数据移位模块相同位的输出，通过查找表得到卷积数据，并将这些数据输出到移位相加模块。设计将查找表划分为两个四抽头查找表ＬＵＴ１和ＬＵＴ２，ＬＵＴ１用ＶＨＤＬ语言实现如下：

Ｃａｓｅ ｔａｂｌｅ＿ａｄｄｒｅｓｓ０ ｉｓ

Ｗｈｅｎ＂００００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂００００００００００００＂；

Ｗｈｅｎ ＂０００１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂０００００００１１１０１＂；－－ ２９

Ｗｈｅｎ ＂００１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１１１０００＂；－－ －８

Ｗｈｅｎ ＂００１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂０００００００１０１０１＂；－－ ２１

Ｗｈｅｎ ＂０１００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１００１１０１＂；－－ －５１

Ｗｈｅｎ ＂０１０１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１０１０１０＂；－－ －２２

Ｗｈｅｎ ＂０１１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０００１０１＂；－－ －５９

Ｗｈｅｎ ＂０１１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１０００１０＂；－－ －３０

Ｗｈｅｎ ＂１０００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０００００１＂；－－ －６３

Ｗｈｅｎ ＂１００１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０１１１１０＂；－－ －３４

Ｗｈｅｎ ＂１０１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１１１００１＂；－－ －７１

Ｗｈｅｎ ＂１０１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０１０１１０＂；－－ －４２

Ｗｈｅｎ ＂１１００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０００１１１０＂；－－ －１１４

Ｗｈｅｎ ＂１１０１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１０１０１１＂；－－ －８５

Ｗｈｅｎ ＂１１１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１００００１１０＂；－－ －１２２

Ｗｈｅｎ ＂１１１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１０００１１＂；－－ －９３

Ｗｈｅｎ ｏｔｈｅｒｓ＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂００００００００００００＂

２．２．３移位累加模块移位累加模块的主要功能是实现数据的累加，主要由加减器单元和移位累加单元组成。为了使累加器的结果不产生溢出，需要对累加器进行冗余设计，输入数据和滤波器系数的位数均为Ｎ，累加器的长度为Ｍ，滤波器的长度为Ｌ，对于有符号数：Ｍ＝２Ｎ＋ｌｏｇ２Ｌ－１，设计中累加器的长度为２７位。

２．２．４控制模块控制模块主要控制信号的输入、移位相加和数据的输出，使上述各个模块按照一定的时序进行操作，最终完成滤波功能。系统仿真波形如图５所示。

３结论

理论分析和试验结果表明，在采用拆分查找表的基础上用串并结合的方式，不仅能够节省硬件资源，而且能够提高ＦＩＲ的运算速度。该设计采用ＦＰＧＡ器件ＣｙｃｌｏｎｅⅡ ＥＰ２Ｃ５Ｆ２５６Ｃ６进行方案验证，仅占用逻辑单元６３１个，采用串并结合的ＦＩＲ数字滤波器具有良好的滤波效果，在资源允许的条件下，可根据实际应用任意确定滤波器的阶数和运算速度，是一种比较实用可靠的设计方法。

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