宽带DDS设计与实现

2012-04-26石远东郑继刚

舰船电子对抗 2012年4期

安涛，石远东，郑继刚

（船舶重工集团公司723所，扬州 225001）

0 引言

1971年，J.Tierney 等人在《A digiatal Frequency Synthesizer》中第1次提出了具有工程实现可能和实际应用价值的直接数字式频率合成器（DDS）的概念［1］。随着数字集成电路和微电子技术的发展，DDS得到了迅速的发展，多种专用DDS芯片相继面世，基于现场可编程门阵列（FPGA）的DDS也得到了长足发展。DDS具有频率分辨率高、频率转换时间短、输出相位连续、可编程等优点［2］，广泛应用于干扰机、雷达波型发生器、射频信号源、任意波型发生器等领域。

然而DDS也有明显不足：一是工作频率低，瞬时带宽窄；二是杂散比较大。这就需要提高DDS的时钟频率，高的时钟频率不但可以提高工作频率和瞬时带宽，还可以改善输出信号的杂散。而瞬时带宽的提高使得可以选择的频段更加灵活，杂散控制也就更容易。本文介绍了基于FPGA并行处理技术的宽带DDS设计，该方法提高了DDS的时钟频率，实现了高质量信号波型的产生。

1 直接数字频率合成器的原理

DDS根据正弦波函数的产生，从相位概念出发，用不同相位给出不同电压幅度，然后通过滤波器滤波平滑出所需频率。DDS由频率加法器、相位累加器、相位加法器、相位／幅度转化器、数／模（D／A）转换器和滤波器组成。原理框图如图1所示。

频率加法器对频率控制字K0和频率调谐字ΔK进行加法运算。当ΔK＝0时，产生单点频信号；当△K≠0时，频率加法器用来实现各种频率调制功能。

频率控制字K和基准时钟信号决定DDS的输出频率，如下式所示：

图1 DDS原理框图

式中：FOUT为输出信号的频率；L为相位累加器的位数；K为L位频率控制字；FCLKIN为基准时钟频率。

相位累加器由加法器和寄存器组成，它在时钟的作用下不断对频率控制字K进行累加，当相位累加器累加满量时就会产生1次溢出，累加器的溢出频率就是DDS输出的信号频率。

相位加法器用来实现各种相位调制功能。通过改变相位控制字P可以控制输出信号的相位参数，当相位控制字P≠0时，相位／幅度转换器的输入为相位累加器的输出与相位控制字之和，从而使最后输出的信号产生相移。

相位／幅度转换器采用只读存储器（ROM）／随机存储器（RAM）结构，相位加法器输出数字化锯齿波，取其高若干位作为ROM／RAM的地址输入，通过查表及运算，ROM／RAM输出所需要波形的量化数据，完成相位到正弦波幅度的转换。ROM／RAM中存储1个周期的正弦波数据X（i），X（i）与ROM表的地址位数N和D／A位数M关系为：

相位／幅度转换器的输出还需要通过D／A转换器转换成模拟波形。D／A输出的频率除了FOUT外，还包括FCLKIN，2FCLKIN，……，两边±FOUT处的非谐波分量，幅值包络为辛格函数，因此D／A输出的波形并非正弦波，而是阶梯波。利用滤波器取出所需频率，可利用频率为FOUT、FCLKIN-FOUT和FCLKIN＋FOUT，即第1、第2和第3奈奎斯特频带，其它频带功率比较小，杂散也比较大，可利用性比较差。

2 基于FPGA并行处理技术的宽带DDS设计

由于DDS工作频率低，瞬时带宽窄，杂散也比较大，在宽带干扰机、宽带雷达波型发生器应用中，先采用DDS产生相对带宽较窄的信号，然后采用倍频和上变频或者DDS＋锁相环（PLL）的方法来实现频带扩展和频率搬移，从而产生宽带信号波型。而大规模FPGA和高速数／模转换器（DAC）的出现，使宽带信号波型的直接产生成为可能，省去了倍频器、PLL和部分混频器等模拟器件，节省了成本。

高速DAC的时钟频率达到4GHz甚至更高，而FPGA中的系统时钟频率不可能达到如此高，必须进行并行处理。在单路DDS运算中，设定DDS的频率控制字为K，在时钟的不断作用下，相位累加器的输出依次为0，K，2K，3K，…。在并行处理中，相位累加器的输出也要产生此序列。

设定DAC的时钟频率为Fclk，FPGA内部进行N路并行处理，则FPGA内部的系统时钟为Fsys＝Fclk／N，即1路DDS的工作频率，简称为DDS＿CLK。设定第1路DDS的频率控制字为N×K，在时钟的不断作用下，相位累加器的输出依次为0，NK，2NK，3NK，…，第1路DDS相位累加器的电路图如图2所示。

图2 第1路DDS相位累加器电路图

以第1路相位累加器的输出基础，其它N-1路共用第1路相位累加器的输出，分别加上K，2K，3K，…，（N-1）K。在时钟的不断作用下，第2路DDS相位累加器的输出依次为K，NK＋K，2NK＋K，…，第N路DDS相位累加器的输出依次为（N-1）K，NK＋（N-1）K，2NK＋（N-1）K，…。N路DDS相位累加器的输出如表1所示，可见，N路并行DDS相位累加器的输出形成了序列0，K，2K，3K，…。为保证每个时钟周期之间N路相位累加器的输出不相互错位，N路DDS相位累加器的运算还必须进行流水线同步处理，流水线级数为log2N。

表1 N路DDS相位累加器的输出

N路相位累加器的输出分别加上相位控制字P，并进行相位／幅度转换，形成时钟频率为Fclk／N的幅度数据流。D／A的时钟频率高达4GHz，输入数据为4路12位，每路的数据速度为1GHz。由于每一路DDS的工作频率Fclk／N远小于1GHz，因此还必须进行数据转换和升速处理。在FPGA中分解为N＝32路125MHz并行处理的DDS模块。取每路数据的高12位，共384位数据，在FPGA中利用高速并串模块把速度升为4路、12位、1GHz的数据。高速并串模块如图3所示。

图3 高速并串模块

3 硬件实现及性能测试

宽带DDS模块主要由高速信号处理器（DSP）、大规模FPGA和高速DAC等组成，如图4所示。DSP用来接收外部控制信息，包括频率信息、调频信息、调相信息等参数。FPGA用来进行参数的解算并置入n路并行DDS模块中，n路DDS模块产生的数据流送高速并串模块进行数据的重排和升速处理，高速数据流送DAC产生各种信号波型。高速DAC产生的八分频时钟送FPGA内部的PLL，FPGA内部的系统时钟由PLL分频产生。

图4 宽带DDS设计实现框图

宽带DDS模块的硬件电路集成了高速DSP、高速DAC和大规模FPGA等数／模混合电路，在电路设计过程中，电磁兼容性必须充分考虑：

（1）板材选取：DAC模块时钟速度要达到4GHz，数据速率也要达到1GHz，为了具有更好的信号完整性，数字射频存储器（DRFM）模块没有采用普通的FR4印制板基材，而是采用介电常数比较小的高速ROGERS板材，同时精心设计叠层来满足布线层单端线50Ω、差分100Ω的阻抗要求；

（2）传输线的镜像层设计：共模电流是电磁干扰的主要源泉，在高速电路中，电流沿着阻抗最小的路径流动。为了减小共模电流，与传输线相邻的地层作为传输线的镜像层，为返回电流指定低阻抗的返回路径。为了使形成的闭合回路面积最小，严禁传输线跨越镜像层的沟槽地带［3］；

（3）传输线的抗串扰设计：单端传输线使用3-W走线原则，即传输线间距至少是传输线宽度的3倍。差分对间的间距应大于2根差分传输线间距的2倍；

（4）传输线的等长设计：DAC的数据线和时钟线应尽量等长，且走向相同，不但保证了数据线之间的延时相同，而且保证了数据线的容值也相同，有利于数据的锁存和时序的调整；

（5）时钟信号和模拟信号设计：时钟信号输入采用单端输入差分输出时钟驱动电路，模拟信号利用变压器进行单端信号和差分信号的转换，同时进行阻抗变换；

（6）电源设计：模块内部电源通过磁珠与外部电源隔离，开关电源的电源、地和其它电源、地也要进行隔离，高速DAC的电源采用线性电源。高速器件的电源滤波电容必须就近放置，不但提供滤波作用，而且为高速器件提供稳定的电源容量。

通过以上措施，宽带DDS模块具有很好的电磁兼容性。测试结果表明：在时钟频率为4GHz时，DDS在100～1 900MHz频段输出杂散抑制最小值为35dBc，典型值为40dBc；在100～1 300MHz频段输出杂散抑制最小值为4 0dBc，典型值为45dBc；缩小DDS输出信号的瞬时带宽，杂散抑制可以达到70dBc。如果知道杂散信号的频率，可以利用相消干涉的原理进一步减小杂散信号的电平。图5为中心频率700MHz、带宽1 000MHz的线性调频信号频谱图，图6为32点梳状谱频谱图。