一种 4 bit相位量化 ADC 电路分析

2011-07-31邹振杰陈明辉

无线电通信技术 2011年6期

邹振杰,陈明辉,曲明

(中国电子科技集团公司第五十四研究所,河北石家庄050081)

0 引言

随着电子技术的发展,为了提高雷达的探测性能和抗干扰能力,现代雷达已经广泛采用了相参处理技术。对于这些雷达,单纯使用传统的噪声干扰已经越来越受到限制,不仅干扰效果有限,而且由于所要求的干扰功率较大,自身的生存也受到威胁。为了对付相参雷达,以DRFM为基础的相参干扰技术得到了相应的发展。

ADC作为DRFM重要组成模块,对接收到的射频信号进行采样,采样的结果会影响DRFM对信号的存储、处理,为了提高ADC的精度和速度,针对ADC的2个主要的电路模块相位均分器和比较器,提出了Gilbert型加法器电路结构和高速比较器结构,分析了这2个结构与传统结构的区别以及它们的优点,基于0.13 μ m CMOS工艺模型,对电路进行仿真,发现该方案改进切实有效。

1 数字射频存储器的量化方式

DRFM是一种用于实现射频信号存储及转发功能的部件。工作时,DRFM对接收到的信号进行高速采样、存储,并可以加上调制处理后复制,实现对信号捕捉和保存的高速性。按照量化原理的不同,它主要分为幅度量化和相位量化2种体制。

幅度量化将整个模拟信号的输入范围划分为2的n次幂等分,每一等分对应于一个二进制码,以3 bit为例,信号分为8个幅度区间,如图1所示。

图1 3 bit幅度量化ADC原理图

相位量化将信号的2π相位区间划分为2的m次幂个相位子区间,每个相位子区间用m bit的相位码表征,对于3 bit相位量化,如图2所示,每个相位区间的间隔为45°,将输入信号相位均分为0°,45°,90°,135°,180°,225°,270°,315°等 8 个区间,其中0°和180°,45°和 225°,90°和 270°,135°和 315°是 4 对差分信号,然后将4对差分信号送入4个比较器,变成相差依次为45°的4个方波。最后由这4个方波进行编码(温度码),分别表示各个相位区间。对于4 bit相位量化,每个相位区间的间隔为22.5°,将输入信号的相位均分成16等份,得到8对差分信号后送入8个比较器,之后输出8 bit的温度码。

图2 3 bit相位量化ADC原理图

幅度量化保存了信号的幅、相信息,使重构信号有高的保真度,而相位量化仅保存信号的相位(频率)信息,但是,由于DRFM主要应用于对脉冲多普勒和脉冲压缩等相干雷达的干扰,而且相位量化DRFM可以直接进行相位和频率调制,具有高的动态范围、大的瞬时带宽,对输入信号幅度要求不高,因此相位量化DRFM得到了广泛应用。

2 相位量化系统架构

相位量化ADC系统结构如图3所示,它的量化精度为4 bit,其工作过程如下：射频信号经正交下变频后输出基带 I,Q两路信号,分别代表 0°和 90°相位,之后经过单双变换和相位均分模块后得到相位间隔为22.5°的8对差分信号,将这些信号送入比较器输出8 bit的温度码(T<0：7＞),该温度码由锁相环(PLL)产生的时钟进行采样,对采样后的信号进行差分编码后输出4 bit的格雷码(G<0：3＞)。当采样频率较高时,直接输出较为困难,需将4 bit的格雷码经数据分路器(DMUX)模块降速至原来的一半送入8个低压差分信号(LVDS)之后最终输出。

图3 4 bit相位量化ADC结构框图

3 主要电路模块

ADC电路主要由相位均分器和比较器模块组成。

3.1 相位均分器

相位均分器是要得到间隔均匀,能代表各个相位的正弦信号,相位均分器处于整个ADC的最前级,因此它的精度决定了整个ADC的精度。相位均分一般通过电阻环移相来实现,图4是4 bit相位量化的电阻移相网络(其中 R1：R2=0.586：0.414)。这种无源结构的输入是I,Q正交差分信号,在理想情况下它能得到相位精确的各个正弦信号,但是它有几个明显的缺点：①它没有增益;②后级负载对该电路的精度影响较大;③它得到的各个正弦信号的幅度不一致,这样对后级电路的设计增加了难度。

为了克服电阻环移相网络的缺点,可采用Gilbert型加法器电路结构,如图5所示。事实上2者的原理是相同的,都利用了三角函数中的和差化积公式,即：

在图5中,输入是2对差分信号,M1和M2将输入电压转化成电流,同极性电流相加之后再通过负载转化成电压,从和差化积的公式中可以看出,对于同一个加法器,相同信号相加和2个正交信号相加得到的输出信号幅度差了 2倍,即：

图4 电阻环移相网络

图5 Gilbert加法器结构图

将幅度不同的0°相位正弦波和45°相位正弦波相加得到不是精确的22.5°相位正弦波,即：

此时 θ不再等于 22.5°,θ≈18.43°。

在Gilbert加法器中,采用源级负反馈技术来调节加法器的增益,该电路增益表达式为：AV=RD/RS,将增益变成了2个电阻之比,这样做的优点：首先,提高了电路的线性度,电路的跨导变为电导值,不再跟随输入信号的变化;其次,提示了实现不同加法器增益精确比例的方法：在实际电路设计过程中可以将输出电阻RD保持不变,通过调节RS来得到精确增益比;最后,增益是2个电阻之比也意味着这个增益对环境的变化不敏感。

3.2 比较器

根据相位均分器输出幅度的范围以及对ADC的微分非线性(DNL)与积分非线性(INL)的要求,对高速采样ADC电路,需要采用高速比较器的结构。

在该结构中采用了预放大级方式,预放大级进行输入信号的放大以提高比较器能够做出正确判断所需要的输入信号的最小值,并将比较器的输入信号与来自正反馈级的开关噪声隔离开。同时,采用判断电路结构,比较器的判断级,是比较器的核心,它应需能分辨出毫伏量级的输入信号。为了能够抑制信号上的噪声,判断电路具有迟滞效应,从文献[1]中可以得到转换电平VSPH为：

当 βB≥βA时,VSPL=-VSPH。

比较器的最后一级是输出缓冲器,其主要作用是将判断电路的输出信号转化为逻辑信号。

4 仿真结果分析

使用Cadence Spectre仿真器对相位量化ADC的前级电路进行仿真(包括加法器和比较器),在0.13 um CMOS工艺模型下,Corner设置为：mos=tt,temperture=27℃,Vdd=1.2 V,输入为正交IQ 2路正弦信号,频率为250MHz,输出信号在理想情况下位8 bit、4 GHz的温度码,即相邻 2个信号的间隔为250 ps,部分仿真结果如图6和图7所示。仿真结果表明：该相位量化ADC的DNL可以达到0.2 LSB,即相邻2个码之间的间隔误差小于50 ps,INL同样也为0.2 LSB,前级的相位误差并没有累积而影响后级的相位精度。