基于差分逻辑的多值加法电路研究

盛法生,王柏祥

(1.浙江财经学院计算机技术应用研究所,浙江杭州310018;2.浙江大学信息与电子工程学系,浙江杭州310027)

0 引 言

自20世纪60年代末提出电流模电路研究以来,因其具有良好的电性能而得到了人们的普遍重视。特别是在亚微米CMOS工艺的迅速发展中,使得芯片低电压工作、驱动门开关能耗降低,密度增加成为可能。因此,随着制造工艺的不断发展和对电路低功耗性能的追求,使得早期提出的许多电流模电路的理论得到了实现,电流模电路应用前景变得更为广阔,如微处理器的重要组成部件是算术运算加法器,随着人们对这部件速度和精度要求的不断提高,传统的加法器处理速度已无法满足需求,为此特提出以多值电流模电路为基本元件,采用差分逻辑互补电流信号对,使用双轨互补输入以减小延迟,降低信号电压摆幅,提高驱动能力[1],减少互联线和元件数量等的基-2符号数加法器研究。通过引入加减拆分法符号数加法器结构分析,实验电路仿真等大量研究,实现了基-2符号数加法器的电流模高速运算电路设计[2],并在电路的成本、功耗、速度等方面取得了新的进步。

1 多值电流模差分逻辑电路原理

在对多值逻辑电路的研究中[3-6],电流信号具有如下特点：(1)电流信号具有高值化,易于增强信息处理能力;(2)由于电流源大小易于控制,应用阈控技术设计电路,其结构简单;(3)以电流表示信号的多值电流型电路无需增加电源设备,逻辑级的增加不会导致逻辑级差的减小,因而不会降低电路的噪声容限;(4)使用电流信号易于相加和相减,这使得算术运算电路获得较为简单的设计[7]。

1.1 基于差分逻辑的阈值检测器

在多值电流模电路中,阈值检测是最重要功能之一,任何多值电流模电路工作速度主要依赖于阈检测器的延迟。通常阈值监测器由二个比较器和一个开关电源组成,其结构如图1所示。

图1中x′,T′和y′分别为输入比较信号、阈值和输出电流,工作电源VDD1可以降低电压,以使开关速度提高;VDD2可由差分逻辑电路决定,电路设计取VDD1=VDD2。基于差分逻辑电流源可使输出电流为m,输出电流由源耦合对M5、M6双轨互补输入控制,所以不管M5还是M6开,通过M4的电流为m。该电路也是多值电流模逻辑组件,使用这组件可实现多值电流模设计。

图1 基于差分逻辑的阈值检测器

1.2 高速电流开关电路

高速全差分电流开关电路如图2所示,其工作过程为：当输入数字信号为1电平时,由数字信号产生的互补信号x、x′对,使控制的传输门1导通,使足以驱动MOS晶体管M1的偏置电压VDD通过传输门而接地,加权电流源m由M3转换到了y上,使M4导通,M5栅极因M2截止而无电流通过;同理,当输入数字信号为0电平时,由数字信号产生的一对互补信号控制的传输门2导通,使足以驱动MOS晶体管M2的偏置电压VDD通过传输门而接地,使M5导通,加权电流源m由M3转换到了上,M4栅极因M1截止而无电流输出。电路通过消除加权电流源输出的稳态电压变化而获得高开关速度[8,9]。若对电路作进一步改进,则可在低电流下获得高开关速度。

图2 全差分电流开关

2 基-2符号数加法器设计

2.1 基-2加算法

基-2符号数使用对称数字{-1,0,1}代表,并定义如下：

当A=(an-1,…,a1a0)和B=(bn-1,…,b1b0)相加,ai,bi∈{-1,0,1},每位加按3个步骤实现。

这里线性和Z=(zn-1,…,z1z0),中间和W=(wn-1,…,w1w0)),进位C=(cn-1,…,c1c0),最终和S=(sn-1,…,s1s0),zi∈{-2-1 0 1 2},wi∈{-1,0,1},ci∈{-1,0,1}和 si∈{-1,0,1}。最终和与字长n无关,进位传输链受左边一位数限制,所以符号数加法器速度比普通二进制加法器快。

2.2 加减拆分法符号数加法器结构

图3 加减拆分法BSD加法器结构

该结构分为3个部分：

(1)第1级进位/和ki,ti序列生成;

(2)第2级进位/和ci,wi序列生成;

(3)根据 ci,wi序列生成最终和si序列。

加法器各级中间进位/和ki,ti,wi,ci∈{0,1}如将2个进位/和生成模块连接起来,它相当于一个改进型4-2加法器结构,如图4所示,由于引入了减法运算,该电路能够处理1+1或的情况,在逻辑上比传统算法更为简化。一位全加器经PSPICE程序模拟得到的瞬态特性如图5所示,结果表明电路具有正确的逻辑功能和良好的电特性。

图4 4-2加法器结构

图5 一位全加器模拟结果

3 结束语

双轨差分逻辑电路的潜在优势之一是高速开关与信号电压摆幅小,使用典型多值数据和集成电路技术可大幅减少执行元件和内联线数量。采用加减拆分法加法器结构。与传统结构相比,它具有逻辑简单、结构规则,芯片面积小和关键延迟路径短,在速度、面积和功耗等方面均具有一定的优势。因此,设计方法在集成电路制造中具有广阔的应用前景,达到了设计预期的目标。与基于0.8μ mCMOS技术的PSPICE模拟结果比较可知,改进型BSD加法器的速度比CMOS结构提高了16.7%,面积和功耗分别减少了4.3%和7%。所以,为了设计SD加法器,在每位代表符号数使用多值电路是适合的;符号数加法器在高速算术系统中字长较长,作为乘法器之用是有效的。

[1]Wang J S,Wey C L.Accurate CMOS switch-current divider circuits[J].Circuits and Systems,1998,1(1)：53-56.

[2]王东,郑南宁,Milog D.ERCEGOVAC.Radix-8复数除法器的设计与实现[J].西安交通大学报,2009,40(10)：1-6.

[3]Komerup P.Reviewing 4-to-2 Adders for Multi-operand Addition[J].Journal of VLSI Signal Processing Systems,2005,40(1)：1-25.

[4]盛法生,杭国强.基于传输开关理论的电流型多值CMOS电路设计[J].电路与系统学报,2003,8(3)：14-18.

[5]王伶俐,陈偕雄,吴训威.模为合数时多值模代数的模减与模除运算[J].电子学报,1998,26(5)：17-20.

[6]杭国强,任洪波,吴训威.基于控阈技术的四值电流型CMOS电路设计[J].半导体学报,2002,23(5)：523-528.

[7]杭国强.基于控阈技术的电流型CMOS全加器的通用设计方法[J].电子学报,20O4,32(8)：1 367-1 369.

[8]毕净,盛法生,杭国强.基于接地开关理论的电流型多值CMOS电路设计[J].浙江大学学报(理学版),2002.,29(5)：518-523.

[9]XiaoyunHu,Martin K W.A Switched-Current Sample andHoldCircuit[J].IEEE Journal of Solid State Circuits,1997,32(6)：898-904.